半导体器件和用于制作半导体器件的方法
【专利摘要】一种半导体器件包括晶体管，其包括源极区域，漏极区域，和栅极电极。栅极电极被设置在布置于半导体衬底的顶部表面中的第一沟槽中。该器件进一步包括控制电极。该控制电极被设置在布置于半导体衬底的顶部表面中的第二沟槽中。该第二沟槽具有与第一沟槽的第一形状不同的第二形状。
【专利说明】半导体器件和用于制作半导体器件的方法
【技术领域】
[0001]本公开涉及半导体器件并且涉及用于制作这种半导体器件的方法。
【背景技术】
[0002]功率MOSFET (金属氧化物半导体场效应晶体管)是高击穿电压半导体器件的实例，其被用于开关功率源，逆变器器件等。例如，功率MOSFET被认为以低欧姆负载切换高电压，以便具有非常小的切换和传导损耗。当被关断时具有小的导通电阻(Ron)和高的击穿电压的功率MOSFET是所希望的。例如，当被关断时，功率MOSFET应该承受得住数十至数百伏的漏极到源极电压Vds。作为另外的实例，功率MOSFET传导非常大的电流，在低电压降Vds下在大约10到20V的栅极-源极电压下，所述电流可以高达数百安培。
[0003]正在寻找具有改进的晶体管特性的半导体器件。特别地，希望提供具有增加的电流效率(RonXA)，较陡的亚阈值斜率，较好的沟道控制和较低的泄漏电流的半导体器件。此外，希望提供用于制作这种半导体器件的简单工艺。
【发明内容】
[0004]根据实施例，一种半导体器件包括晶体管，其包含源极区域，漏极区域，栅极电极，该栅极电极被设置在布置于半导体衬底的顶部表面中的第一沟槽中，和控制电极，该控制电极被设置在布置于半导体衬底的顶部表面中的第二沟槽中，该第二沟槽具有与第一沟槽的第一形状不同的第二形状。
[0005]根据实施例，一种半导体器件，其包括多个晶体管单元，晶体管单元中的每个包括源极区域，漏极区域，和被设置在布置于半导体衬底的顶部表面中的沟槽中的栅极电极，不同晶体管单元的栅极电极被互相电耦合，不同晶体管单元的源极区域被互相电耦合，并且不同晶体管单元的漏极区域被互相电耦合，其中对于在沟槽之间的横向距离d，满足下面的公式:
d ≤ 2 * Wm,
其中Wm表示形成在与栅极电极相邻的半导体衬底中的表面耗尽区域的最大宽度。
[0006]根据实施例，一种制作半导体器件的方法包括通过下述来形成晶体管:形成源极区域，漏极区域，栅极电极，通过在半导体衬底的顶部表面中形成第一沟槽来形成该栅极电极，并且形成控制电极，形成该控制电极包括在半导体衬底的顶部表面中形成第二沟槽。
[0007]在阅读下面的详细描述时，并且在浏览附图时，本领域技术人员将认识到另外的特征和优点。
【专利附图】
【附图说明】
[0008]附图被包括以提供对本发明实施例更多的理解并且被并入和构成本说明书的一部分。附图示出本发明的实施例并且与描述一起用来解释原理。本发明其它的实施例和预期优点中的许多将被容易地认识到，因为通过参照下面详细的描述，它们变得更好理解。附图中的元件不必要相对于彼此成比例。相似的参考数字指代相应的相似部件。
[0009]图1A示出根据实施例的半导体器件的截面图；
图1B是根据实施例的半导体器件的不同截面图；
图1C示出根据实施例的半导体器件的平面图；
图2示出根据另一实施例的半导体器件的截面图；
图3A和3B分别示出根据另一实施例的半导体器件的截面图；
图4A至4F示出当制作根据实施例的半导体器件时根据不同的加工阶段的半导体器件的截面图；和
图5A和5B不意地不出制作半导体器件的方法。
【具体实施方式】
[0010]在下面的详细描述中，参考附图，这些附图构成了该详细描述的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。在这方面，方向性的术语，例如:“顶部”、“底部”、“前”、“后”、“前面”、“后面”等等，是参考所描述的图的方向来使用的。由于本发明的实施例的部件可被定位在许多不同的方向上，因此方向性的术语仅用于说明的目的，并且决不是限制性的。应当理解可以利用其它实施例，并且可以在不脱离由权利要求限定的范围的情况下做出结构或逻辑改变。
[0011]实施例的描述不是限制性的。具体地，下文描述的实施例中的元件可以与不同实施例中的元件相结合。
[0012]在下面描述中使用的术语“晶片”，“衬底”，或者“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅，绝缘体上硅(SOI)，蓝宝石上硅(S0S)，掺杂和未掺杂的半导体，由基本半导体基础支撑的硅外延层，和其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗，锗，或者砷化镓。
[0013]附图和描述通过在掺杂类型“n”或者“p”旁边标明或“ + ”来说明相对掺杂浓度。例如“n_”表示比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或者不同的绝对掺杂浓度。在附图和描述中，为了更好地理解，掺杂部分经常被指定为是“P”或者“n”掺杂的。如被清楚地理解的，该指定绝不旨在是限制性的。只要实现了被描述的功能性，掺杂类型可以是任意的。此外，在所有实施例中，掺杂类型可以被反过来。
[0014]如在本说明书中使用的，术语“耦合的”和/或“电耦合的”不意在表示该元件必须被直接耦合在一起一在“耦合的”或者“电耦合的”元件之间可以提供插入元件。术语“电连接的”旨在描述在被电连接在一起的元件之间的低欧姆电连接。
[0015]如本文使用的，术语“具有”，“容纳”，“包括”，“包含”等是开放式的术语，其表明声称的元件或者特征的存在，但不排除另外的元件或者特征。冠词“一”，“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外表明。
[0016]如在本说明书中使用的术语“横向的”和“水平的”旨在描述与半导体衬底或者半导体本体的第一表面平行的方向。这可以是例如晶片或者管芯的表面。
[0017]如在本说明书中使用的术语“垂直的”旨在描述被布置为垂直于半导体衬底或者半导体本体的第一表面的方向。
[0018]图1A示出半导体器件90的实例的截面图。半导体器件90包括晶体管，其包括源极区域20，漏极区域40和栅极电极60。该栅极电极60被设置在布置于半导体衬底I的顶部表面10中的第一沟槽65中，该栅极电极60通过栅极介电材料61与相邻的本体区域30绝缘。半导体器件90进一步包括控制电极70，该控制电极70被设置在布置于半导体衬底I的表面10中的第二沟槽150中。漏极区域40被设置在半导体衬底I的背面120上。源极区域20被设置为相邻于半导体衬底I的顶部表面10。
[0019]第一沟槽65具有第一形状,并且第二沟槽150具有第二形状,该第二形状与第一形状不同。例如，第一沟槽65的深度tl可以比第二沟槽150的深度t2更大，该第一和第二深度相对于半导体衬底I的顶部表面10被垂直地测量。可替代地或者另外地，第一沟槽65的宽度wl可以与第二沟槽150的宽度w2不同。在第一沟槽65的第一形状和第二沟槽150的第二形状之间的差别不归因于可能由沟槽制作引起的偏移，其与非故意的偏移相关。更确切地，该差别是由针对第一和第二沟槽65，150所使用的不同的制作条件引起的。
[0020]另一控制电极70可以与栅极电极60连接或者可以被保持在不同的电势处。例如，另一控制电极70可以被接地。另一控制电极70利用绝缘层71与相邻的半导体材料绝缘。
[0021]当例如通过施加正的栅极电压被接通时，在本体区域30和栅极介电材料61之间的边界处形成反型层。因此，在该边界处形成导电沟道31。因此，晶体管通过漂移区95处于从源极区域20到漏极区域40的导电状态中。在关断的情况下，没有反型层被形成并且晶体管不处在导电状态中。此外，当晶体管处在导电状态中时，在与反型层相邻的本体区域30中形成耗尽层。例如，本体区域30的宽度可以被选择，使得当施加相应于晶体管的阈值电压的栅极电压时，在栅极电极60的边界附近形成的耗尽层和在控制电极70的边界附近形成的耗尽层互相接触。
[0022]因此，当施加相应于阈值电压的栅极电压时，本体区域30可以被完全耗尽。此外，由于两个相邻的导电沟道，可以提供较高电流效率。例如，沟道可以互相作用并且因而可导致所谓的“体反型(bulk inversion)”,其将进一步提高性能。因此,实现了增大的RonxA的乘积。已经证明了例如当半导体器件90在30V，40V或者50V的电压下操作时，该效果对较低电压等级来说是显著的。此外，对沟道31的静电控制被进一步改善。因此，可以避免不期望有的短沟道效应。因此，沟道31可以被制作得更短，由此Ron可以被进一步降低并且栅极电容可以被降低。此外，已经表明电流-电压特性的亚阈值斜率可以被改进并且可被大致与栅极氧化层61的厚度无关地形成。
[0023]在较高温度(>150°C )处，半导体器件90具有较低泄漏电流。为了实现相同的阈值电压，在本体区域30内的掺杂浓度应该比在传统器件中更高。因此寄生双极晶体管的电流增益较低，导致器件90抵抗寄生双极作用的较高鲁棒性。而且，阈值温度可以被规定为是较高的。
[0024]根据实施例，场板80可以被设置在栅极沟槽65内。场板80可以被设置在栅极电极60的下面并且可以与栅极电极60绝缘。此外，场板80可以通过绝缘层81与漂移区95绝缘。在图1A中示出的布置中，场板80中的每个被设置在栅极沟槽65内的栅极电极60中的每个的下面，而没有场板80被设置在另一控制电极70的下面。
[0025]根据实施例，相邻场板80之间的间距比在栅极电极60和相邻的控制电极70之间的距离更大。总体上，绝缘层81的厚度比栅极介电材料61的厚度更大。根据实施例，场板80具有与栅极电极60的几何形状或维度不同的几何形状或维度。根据实施例，场板80可以被电耦合到在相同沟槽65中的栅极电极60。根据在图1A中示出的实施例，场板80被设置在栅极电极60中的每个的下面并且没有场板被设置在控制电极70的下面。换句话说，场板80被设置在第一沟槽65中的每个中。根据更多的实施例，场板80可以被布置在每n个第n个第一沟槽65中，其中n等于或者大于2，例如，每第2个，第3个，第4个或者第5个第一沟槽65。[0026]在图1A中示出的布置中，另一控制电极70被设置在沟槽150中，所述沟槽延伸到比栅极电极60中的每个的较低侧更大的深度。而且，该另一控制电极70延伸到比栅极电极60的较低侧更深的深度。场板80的较低侧可以被设置在栅极电极60的较低侧的下面。栅极沟槽65可以延伸到比控制电极70的沟槽150更大的深度。
[0027]根据实施例，晶体管可以被实施为超结晶体管或者超结器件。例如，多列不同掺杂的部分可被布置在漂移区中，并且所述列可以沿着漂移区的方向延伸。在这种超结或者补偿器件中，可以使用较高的掺杂浓度。因此，当晶体管在导通状态中时，由于可能使用的较高的掺杂浓度，存在另外的载流子，从而导致降低的导通电阻。当晶体管在截止状态中时，这些载流子被相反导电类型的载流子局部地补偿，使得实现高的击穿电压。
[0028]根据不同的实施例，在与栅极电极60相邻的绝缘材料61和与另一电极70相邻的绝缘材料71之间的半导体材料的宽度d比栅极电极60的深度tl或者另一控制电极70的深度t2短得多。根据这个解释，半导体材料的宽度d指的是在半导体本体区域30中在栅极电极60和另一控制电极70之间测量的最短宽度。此外，在晶体管的阈值电压处，在栅极电极60和另一控制电极70之间的沟道31的半导体材料被完全地耗尽。换句话说，当将相应于阈值电压的栅极电压施加到栅极电极60时,在第一和第二沟槽65,150之间的横向距离小于在栅极电极60和相邻的衬底材料之间的界面处的耗尽区域的宽度的两倍。满足下面的公式:
d < 2 * Wm，其中Wm表示在与栅极电极60相邻的半导体衬底I中形成的表面耗尽区域的最大宽度。通常，Wm由下面的公式给定:
【权利要求】
1.一种半导体器件,包括: 晶体管，其包括源极区域，漏极区域，和栅极电极，该栅极电极被设置在布置于半导体衬底的顶部表面中的第一沟槽中；和 控制电极，其被设置在布置于所述半导体衬底的顶部表面中的第二沟槽中，所述第二沟槽具有与所述第一沟槽的第一形状不同的第二形状。
2.根据权利要求1的半导体器件，进一步包括设置在所述栅极电极下面的场板，并且其中没有场板被设置在所述控制电极下面。
3.根据权利要求1的半导体器件，其中所述源极区域与所述半导体衬底的所述顶部表面相邻设置，并且所述漏极区域被设置在所述半导体衬底的背面处，所述半导体器件进一步包括与所述栅极电极相邻的本体区域和被设置在所述漏极区域和所述本体区域之间的漂移区。
4.根据权利要求3的半导体器件，进一步包括多列不同掺杂部分，其被布置在漂移区中并且相对于所述半导体衬底的顶部表面垂直地延伸，使得形成超结器件。
5.根据权利要求1的半导体器件，其中在所述第一和第二沟槽之间的横向距离被选择成使得当相应于所述晶体管的阈值电压的电压被施加到所述栅极电极时，与栅极电极相邻的本体区域被完全耗尽。
6.根据权利要求1 的半导体器件，其中在所述第一和第二沟槽之间的距离小于所述第一或第二沟槽的深度。
7.根据权利要求1的半导体器件，其中所述第一沟槽比所述第二沟槽具有更大的深度。
8.根据权利要求1的半导体器件，其中所述控制电极延伸到比所述栅极电极的深度更大的深度，所述深度是从所述半导体衬底的顶部表面测量的。
9.一种半导体器件,包括: 多个晶体管单元，所述晶体管单元中的每个包括源极区域，漏极区域，和被设置在布置于半导体衬底的顶部表面中的沟槽中的栅极电极； 其中不同晶体管单元的所述栅极电极被互相电耦合，不同晶体管单元的所述源极区域被互相电耦合，并且不同晶体管单元的所述漏极区域被互相电耦合；并且其中对于在所述沟槽之间的横向距离d，满足d ^ 2 * Wm, 其中Wm表示在与所述栅极电极相邻的半导体衬底中形成的表面耗尽区域的最大宽度。
10.权利要求9的半导体器件，其中所述多个晶体管单元包括第一和第二晶体管单元，所述第一晶体管单元包括第一栅极电极，所述第二晶体管单元包括第二栅极电极，并且其中所述第一栅极电极的形状与所述第二栅极电极的形状是不同的。
11.权利要求10的半导体器件，其中所述第一栅极电极被设置在第一沟槽中并且所述第二栅极电极被设置在第二沟槽中，所述第一沟槽具有与所述第二沟槽的第二尺寸不同的第一尺寸。
12.权利要求10的半导体器件，其中所述第一栅极电极被设置在第一沟槽中并且所述第二栅极电极被设置在第二沟槽中，场板被设置在所述第一沟槽中，并且没有场板被设置在所述第二沟槽中。
13.权利要求9的半导体器件，其中在相邻沟槽之间的横向距离小于120nm。
14.一种制作半导体器件的方法，包括: 通过形成源极区域，漏极区域，和栅极电极来形成晶体管，其中所述栅极电极通过在所述半导体衬底的顶部表面中形成第一沟槽来形成；并且 通过在所述半导体衬底的顶部表面中形成第二沟槽来形成控制电极。
15.权利要求14的方法，其中所述第二沟槽在形成所述第一沟槽之后被形成。
16.权利要求15的方法，其中相对于所述第一沟槽，所述第二沟槽以自对准方式被形成。
17.权利要求14的方法，其中所述第一沟槽被形成为具有比所述第二沟槽更大的深度。
18.权利要求14的方法，其中所述第一和第二沟槽被形成为具有小于120nm的距离。
19.根据权利要求17的方法，其中形成所述栅极电极进一步包括: 在所述第一沟槽中填充填充材料，使得所述填充材料从所述半导体衬底的顶部表面突出，该突出的填充材料具有侧壁；并且 形成与所述侧壁相邻的牺牲材料的隔离物。
20.根据权利要求19的方法，其中所述填充材料是导电材料。
21.根据权利要求19的方法，进一步包括使用该突出的填充材料和该隔离物作为蚀刻掩模，在所述半导体衬底的顶部表面中蚀刻所述第二沟槽。
【文档编号】H01L29/78GK103681864SQ201310443573
【公开日】2014年3月26日 申请日期:2013年9月26日 优先权日:2012年9月26日
【发明者】T.施勒泽, M.聪德尔 申请人:英飞凌科技股份有限公司