场效应半导体器件及其制造方法
【专利摘要】场效应半导体器件及其制造方法。根据场效应半导体器件的实施例，该场效应半导体器件包括半导体本体和源电极。该半导体本体包括第一半导体材料的漂移区域、栅极区域和源极区域以及第二半导体材料的阳极区域，第一半导体材料具有第一带隙，第二半导体材料具有比第一带隙低的第二带隙。漂移区域是第一导电类型的。栅极区域与漂移区域形成pn结。源极区域是第一导电类型的，并与漂移区域电阻电连接，并且具有高于漂移区域的最大掺杂浓度。阳极区域是第二导电类型的，与漂移区域形成异质结，并且与源极区域间隔开。源极金属化部与源极区域和阳极区域电阻电连接。
【专利说明】场效应半导体器件及其制造方法
【技术领域】
[0001]本发明的实施例涉及场效应半导体器件，特别是涉及具有集成二极管的功率场效应晶体管，以及用于制造场效应半导体器件的相关方法。
【背景技术】
[0002]半导体晶体管，特别是场效应控制的开关器件，例如结型场效应晶体管(JFET)，金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)已被用于各种应用，包括但不局限于用作电源和功率转换器，电动汽车，空调，甚至立体声系统中的开关。特别是对于开关式电源，常常期望功率晶体管能够开关大电流和/或在较高电压下工作，并且具有特别低的功率损耗。在开关式电源工作期间，在场效应晶体管(FET)的体区和漂移区域之间形成的体二极管可正向切换。在此运行状态，产生的损耗依赖于体二极管的正向电压降。此外，在切换FET期间使漂移区耗尽导致了开关损耗。开关损耗随着工作频率的增加而增加，这常常期望减小开关式电源的重量和尺寸。
[0003]外部或集成肖特基二极管可以用作所谓的续流二极管，以减少开关损耗。然而，夕卜部肖特基二极管需要外部布线，导致产生额外的感应率。集成肖特基二极管通常需要额外的晶片空间和/或更复杂的处理。这可能会导致更高的成本。
[0004]因此，需要改进场效应半导体晶体管。
【发明内容】
[0005]根据场效应半导体器件的实施例，场效应半导体器件包括第一带隙材料的半导体本体，其具有主表面。半导体本体在与主表面基本垂直的截面上包括:第一导电类型的漂移区域；第一导电类型的第一沟道区域，其与漂移区域邻接；与第一沟道区域形成第一 pn结的第一栅极区域；设置在第一栅极区域下方的第一体区，其与第一沟道区域形成第二 pn结，使得第一沟道区域设置在第一 Pn结和第二pn结之间；以及第一导电类型的第一源极区域，其具有比第一沟道区域高的最大掺杂浓度，并与第一沟道区域邻接。具有第二带隙的第二带隙材料的阳极区域与漂移区域形成异质结，所述第二带隙比第一带隙材料的带隙低。阳极区域是第二导电类型的。当从上方看时，异质结和第一源极区域不重叠。
[0006]根据场效应半导体器件的实施例，场效应半导体器件包括第一带隙材料的半导体本体，其具有主表面。半导体本体在与主表面基本垂直的截面上包括:第一导电类型的漂移区域，其延伸到主表面；第一导电类型的两个沟道区域，其邻接漂移区域并且被漂移区域间隔开；由漂移区域间隔开的第二导电类型的两个栅极区域，两个栅极区域中的每一个与两个沟道区域中的一个形成相应的pn结；设置在两个栅极区域下方的两个体区，两个体区中的每一个与两个沟道区域中的一个形成另一 pn结；以及第一导电类型的两个源极区域。两个源极区域中的每一个具有比两个沟道区域高的最大掺杂浓度，并与两个沟道区域中的一个邻接。第二带隙材料的阳极区域设置在主表面处。第二带隙材料具有比第一带隙材料低的带隙。阳极区域是第二导电类型的，并且与漂移区域形成异质结。[0007]根据场效应半导体器件的实施例，场效应半导体器件包括具有主表面的半导体本体。半导体本体在与主表面基本正交的垂直截面上包括:由第一带隙材料制成的第一导电性的漂移区域；由第一带隙材料制成的第一导电类型的源极区域，所述源极区域具有比漂移区域高的最大掺杂浓度；由第一带隙材料制成的第二导电类型的体区，所述体区设置在源极区域和漂移区域之间；设置在从主表面延伸至少部分地进入漂移区域中的垂直沟槽中的栅电极，所述栅电极通过栅极介电区域与源极区域、漂移区域和体区绝缘；以及第二带隙材料的阳极区域，所述第二带隙材料具有比第一带隙材料低的带隙。阳极区域是第二导电类型的，与漂移区域形成异质结，并且设置在主表面下面。
[0008]根据用于制造场效应半导体器件的方法的实施例，该方法包括:用第一带隙材料形成JFET结构以及形成第二导电类型的和第二带隙材料的阳极区域，所述第二带隙材料具有比第一带隙材料低的带隙。JFET结构被形成为使得该JFET结构包括:第一导电类型的漂移区域，其延伸到第一带隙材料的主表面；第二导电类型的第一栅极区域，其与漂移区域邻接；第一导电类型的第一源极区域，其通过第一沟道区域与漂移区域欧姆接触，所述第一沟道区域具有比源极区域低的最大掺杂浓度；以及设置在第一栅极区域下面的第二导电类型的第一体区，其与第一沟道区域邻接，使得第一沟道区域设置在第一栅极区域和第一体区之间。阳极区域形成在主表面处并与漂移区域形成异质结。
[0009]本领域技术人员在阅读下面的详细说明并阅览附图时将认识到另外的特征和优点。
【专利附图】
【附图说明】
[0010]图中的部件不必按比例，而是将重点放在说明本发明的原理上。而且，在各图中，类似的参考数字表示相应的部分。在图中:
[0011]图1示出了通过根据实施例的半导体器件的半导体本体的垂直截面；
[0012]图2示出了通过根据实施例的半导体器件的半导体本体的垂直截面；
[0013]图3示出了通过根据实施例的半导体器件的半导体本体的垂直截面；以及
[0014]图4示出了通过根据实施例的半导体器件的半导体本体的垂直截面。
【具体实施方式】
[0015]在下面的详细描述中，参考附图，这些附图构成了该详细描述的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。在这方面，方向性的术语，例如:“顶部”、“底部”、“前”、“后”、“前面”、“后面”等等，是参考所描述的图的方向来使用的。由于本发明的实施例的部件可被定位在许多不同的方向上，因此方向性的术语仅用于说明的目的，并且决不是限制性的。应当理解也可以利用其它实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不是在限制的意义上进行的，并且本发明的范围将由所附权利要求来限定。
[0016]下面将详细参考各个实施例，实施例中的一个或多个实例在附图中示出。每个实例都是作为解释被提供，并且不打算是本发明的限制。例如，作为一个实施例的一部分描述或示出的特征可用在其它实施例上或与其它实施例结合使用以产生另一个实施例。意图是本发明包括这些修改和变型。实例使用具体的语言来描述，其不应被理解成是对所附权利要求的范围的限制。附图不是依照比例绘制的并且仅用于说明的目的。为了清楚起见，如果没有另作说明，在不同的附图中，由相同的参考标记表示相同元件或制造步骤。
[0017]如本说明书中使用的术语“水平”旨在描述基本平行于半导体衬底或本体的第一或主表面的定向。这可以例如是晶片或管芯的表面。
[0018]如本说明书中使用的术语“垂直”旨在描述基本设置得垂直于所述第一表面，SP，平行于半导体衬底或本体的第一表面的法线方向的定向。
[0019]在本说明书中，半导体本体的半导体衬底的第二表面被认为是由半导体衬底的下部或背侧表面形成的，而第一表面被认为是由半导体衬底的上部、前或主表面形成的。因此，在考虑这种定向的情况下，如本说明书所用的术语“在……上面”和“在……下面”描述了结构部件与另一个结构部件的相对位置。
[0020]在本说明书中，n掺杂被称作第一导电类型，而p掺杂被称为第二导电类型。可替换地，还可形成具有相反的掺杂关系的半导体器件，使得第一导电类型可以是P掺杂而第二导电类型可以是n掺杂。此外，一些附图通过在掺杂类型旁边标示或“ + ”示出相对掺杂浓度。例如，“n_”意思是小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的掺杂浓度。然而，除非特别说明，否则标示相对掺杂浓度不表示相同相对掺杂浓度的掺杂区域必须具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可具有不同的绝对掺杂浓度。这同样适用于例如n+掺杂区域和P+掺杂区域。
[0021]在本说明书中描述的具体实施例涉及但不限于半导体器件、尤其是场效应半导体晶体管及其制造方法。在本说明书内，术语“半导体器件”和“半导体部件”同义地使用。半导体器件通常包括场效应结构和集成续流二极管。场效应结构可以是JFET结构、MOSFET或IGBT结构(绝缘栅双极晶体 管结构)，其具有在第一导电类型的漂移区域和第二导电类型的体区之间形成体二极管的Pn结。半导体器件通常是垂直半导体器件，其具有两个负载金属化部，例如源极金属化部和漏极金属化部，其彼此相对地设置并且以各自的接触区域低电阻接触。场效应结构也可通过HEMT结构(高电子迁移率晶体管结构)形成，该HEMT结构采用以非常高的浓度形成和/或感应非常薄的高度移动的导电电子层，形成例如二维电子气，二维电子气接近在不同带隙的两个邻接半导体区域之间形成的异质结。
[0022]如本说明书中使用的术语“换向”旨在描述半导体器件的电流从正向方向或传导方向到相反方向或反向方向的切换，在正向方向或传导方向上pn负载结例如体区和漂移区域之间的pn结被正向偏置，在相反方向或反向方向上pn负载结被反向偏置。操作具有反向偏置的pn负载结的半导体器件在下面也称为以阻断模式操作半导体器件。同样，操作具有正向偏置的pn负载结的半导体器件在下面也称为以正向模式操作半导体器件。如本说明书中使用的术语“硬换向”旨在描述以至少约101(IV/S的速度换向，更典型地以至少约2 XlOicVS的速度换向。
[0023]典型地，该半导体器件是具有有源区域的功率半导体器件，该有源区域具有多个用于载送和/或控制两个负载金属化部之间的负载电流的IGBT单元或MOSFET单元。而且，该功率半导体器件一般具有外围区域，当从上方观看时该外围区域具有至少部分地围绕有源区域的至少一个边缘终止结构。
[0024]如本说明书中使用的术语“功率半导体器件”旨在描述单个芯片上具有高电压和/或高电流开关能力的半导体器件。换言之，功率半导体器件旨在用于高电流(通常处于安培范围内)。在本说明书内，术语“功率半导体器件”和“功率半导体部件”被同义地使用。
[0025]如本说明书中使用的术语“场效应”旨在描述第一导电类型的导电“沟道”的电场介导形成和/或第一导电类型的两个区域之间的沟道的导电性和/或形状的控制。可在设置在第一导电类型的两个区域之间的第二导电类型的半导体区域，典型地是第二导电类型的体区内形成和/或控制该导电沟道。由于场效应，分别在MOSFET结构和IGBT结构中第一导电类型的漂移区域和第一导电类型的源极区域或发射极区域之间形成和/或控制穿过沟道区域的单极电流路径。漂移区域可以分别与第一导电类型的较高掺杂漏极区域或第二导电类型的较高掺杂集电极区域接触。漏极区域或集电极区域与漏极或集电极电极低电阻电接触。源极区域或发射极区域与源极或发射极电极低电阻电接触。在JFET结构中，沟道区域典型地由设置在第二导电类型的栅极区域和体区之间的第一导电类型的漂移区域的一部分形成，并可通过改变形成在栅极区域和沟道区域之间的耗尽层的宽度来被控制。
[0026]在本说明书的上下文中，术语“欧姆接触”、“电阻电接触”和“电阻电连接”旨在描述:至少在没有电压或仅有低的探针电压施加到半导体器件和/或在半导体器件两端施加时，在半导体器件的相应元件或部分之间存在欧姆电流路径。同样，术语低欧姆接触、“低电阻电接触”和“低电阻电连接”旨在描述:至少在没有电压施加到半导体器件和/或在半导体器件两端施加时，在半导体器件的相应元件或部分之间存在低电阻欧姆电流路径。在本说明书内，术语“低欧姆接触”、“低电阻电接触”、“电耦合”和“低电阻电连接”被同义地使用。在一些实施例中，当低电压，例如低于一伏特或几伏特的探针电压施加到半导体器件和/或在半导体器件两端施加时半导体器件的相应元件或部分之间的为低的低电阻电流路径的电阻率例如由于耗尽半导体区域形成了电流路径的至少一部分而变得高于阈值电压。
[0027]在本说明书的上下文中，术语“M0S”(金属氧化物半导体)应被理解为包括更一般的术语“MIS”(金属绝缘体半导体)。例如，术语MOSFET(金属氧化物半导体场效应晶体管)应被理解为包括具有并非是氧化物的栅极绝缘体的FET，即术语MOSFET分别在IGFET (绝缘栅场效应晶体管)和MISFET (金属绝缘体半导体场效应晶体管)的更一般的术语含义下使用。
[0028]在本说明书的上下文中，术语“栅电极”旨在描述如下电极，该电极位置邻近沟道区域并被配置成形成和/或控制沟道区域。术语“栅电极”应包括如下电极，该电极位置邻近体区并通过形成栅极介电区域的绝缘区域与体区绝缘，并且被配置成形成和/或控制邻近异质结或经过体区的沟道区域；还包括这样的电极，该电极与邻接相反掺杂类型的沟道区域的栅极区域低电阻电接触，并且被配置成通过充电到适当电压在沟道区域中使耗尽部分成形。
[0029]在本说明书的上下文中，术语“场电极”旨在描述如下电极，其设置成邻近半导体区域(典型地是漂移区域)，分别与半导体区域和半导体本体绝缘，并且被配置成通过充电到适当的电压(对于η型半导体区域，关于周围的半导体区域典型地是负电压)来扩展半导体区域中的耗尽部分。典型地，栅电极和场电极分别由设置在半导体本体之中或之上的导电区域形成，并通过形成场介电区域的绝缘区域与半导体本体绝缘。在阻断模式期间，电荷，对于邻接绝缘区域的η型半导体区域典型地是负电荷，使得半导体区域的一部分被电荷耗尽。导电区域可由具有足够高的电导率的材料制成，以使导电区域在器件工作期间形成等电势区域。例如，导电区域可由具有金属性或近金属性电导率的材料制成，例如金属(例如钨)、高掺杂的多晶硅、硅化物等。典型地，导电区域与半导体器件的栅极金属化部电阻电连接。绝缘区域可由任何合适的介电材料制成，例如氧化硅(例如热氧化硅)、氮化硅、
氮氧化硅等。
[0030]在本说明书的上下文中，术语“金属化部”旨在描述就电导率而言具有金属或近金属特性的区域或层。金属化部可接触半导体区域以形成半导体器件的电极、焊盘和/或端子。金属化部可由金属制成和/或包括金属，如Al、T1、W、Cu和Co,还可以由就电导率而言具有金属或近金属特性的材料制成，如高掺杂的n型或p型多晶S1、TiN或诸如TaSi2、TiSi2, PtSi, CoSi2、WSi2等的导电硅化物。金属化部还可包括不同的导电材料，例如，上述材料的叠层。
[0031]在本说明书的上下文中，术语“台面”或“台面区域”旨在描述在垂直截面中延伸到半导体衬底或本体中的两个相邻沟槽之间的半导体区域。
[0032]在下文中，主要参照碳化硅(SiC)半导体器件解释关于半导体器件以及形成半导体器件的制造方法的实施例。因此，单晶半导体区域或层通常是单晶SiC区域或SiC层。然而，应当理解，可由任何适合于制造半导体器件的半导体材料制成半导体本体。这些材料的实例包括但不限于，基本半导体材料(例如硅(Si)或锗(Ge)、IV族化合物半导体材料(诸如碳化娃(SiC)或锗化娃(SiGe))、二元、三元或四元II1-V半导体材料(诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaPa)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP))、以及二元或三元I1-VI半导体材料(诸如碲化镉(CdTe)和碲化镉汞(HgCdTe))，仅举几例。上面提到的半导体材料还被称为同质结半导体材料。当结合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的实例包括但不限于，氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC1J和硅-SiGe异质结半导体材料。对于功率半导体应用，目前主要使用S1、SiC,GaAs和GaN材料。如果半导体本体包括高带隙材料(例如分别具有高击穿电压和高临界雪崩场强的SiC或GaN)，则相应半导体区域的掺杂可被选择为较高的，这减小了通态电阻Ron (在下文中也被称为导通电阻Ron)。
[0033]参照图1，解释了场效应半导体器件100及形成场效应半导体器件100的方法。图1示出了穿过半导体器件100的半导体本体的垂直截面。半导体本体包括具有限定垂直方向的法线方向的主表面101和与主表面101相对设置的相对表面102。在下文中，主表面101也称为王水平表面。
[0034]在示例性实施例中，半导体本体包括六个具有第一带隙的第一单晶半导体材料的半导体区域I到6，例如六个单晶SiC区域I到6。第一、第三和第五半导体区域1、3、5是n掺杂类型，并且典型地分别形成漂移区域1、源极区域3和漏极区域5。第二、第四和第六半导体区域2、4和6是p掺杂类型，并且典型地分别形成栅极区域2、体区4和体接触区域
6。不过，掺杂关系也可以反过来。
[0035]在图1所示的示例性实施例中，漂移区域I和栅极区域2延伸到主表面101，同时体接触区域6和源极区域3延伸到半导体本体的另一基本水平表面103，其设置在主表面101和相对表面102之间。不过，这仅是一个当采用SiC作为第一半导体材料时可以实施的实施例。这通常有利于制造，因为与采用注入和驱入相比，由于在SiC中掺杂剂的低扩散系数限制，通过掺杂SiC的沉积一般更容易形成掺杂的半导体区域2到6。在其他实施例中，例如，当Si用作第一半导体材料时，体接触区域6和源极区域3也延伸到主表面101。
[0036]源极金属化部10通过邻接体区4的体接触区域6与源极区域3和体区4低电阻电连接。进一步地，栅极金属化部12与栅极区域2低电阻电连接。在示例性实施例中，栅极金属化部12与栅极区域2邻接，源极金属化部10与源极区域3和体接触区域6邻接。在其他实施例中，低电阻接触通过延伸穿过设置在金属化部10、12和半导体本体之间(即分别在主表面101和另一表面103上)的电极间介电层的相应直通接触来实现。
[0037]漏极金属化部11典型地设置成与源极金属化部10相对，典型地在相对表面102上，并且通过漏极区域5与漂移区域I低电阻电连接，源极区域5具有高于漂移区域I的最大掺杂浓度。因此，半导体器件100是三端半导体器件。
[0038]第一导电类型的沟道区域Ia设置在漂移区域I和源极区域3之间并与它们邻接。因此，至少在没有或仅有低的探针电压施加到三个金属化部10、11和12时，源极区域3与漂移区域I为电阻电连接。
[0039]沟道区域Ia被设置在栅极区域2和体区4之间并与栅极区域2和体区4形成相应的pn结，所述体区4通常设置在栅极区域2的下面。在下文中，分别在左栅极区域2和左或第一沟道区域Ia之间形成的pn结被称为第一 pn结。在左体区4和左沟道区域Ia之间形成的pn结在下文中被称为第二 pn结。
[0040]同样，在右栅极区域2和右或第二沟道区域Ia之间形成的pn结被称为第三pn结。在右体区4和右沟道区域Ia之间形成的pn结在下文中被称为第四pn结。
[0041]根据栅极金属化部12和源极金属化部10之间的电压差Ves = Vg-VS以及漏极金属化部11和源极金属化部10之间的电压差Vds = Vd-Vs，相应空间电荷区域可形成在第一、
二、三和四pn结处并延伸到沟道区域Ia中。空间电荷区域通常也分别延伸到栅极区域2和体区4中，不过由于栅极区域2和体区4的最大掺杂浓度比沟道区域Ia高导致延伸的程度较小。当左和右沟道区域Ia中的空间电荷区域合并时，源极金属化部10和漏极金属化部12之间穿过沟道区域Ia的欧姆电流路径被破坏。在示例性实施例中，当Vds+I Ves I等于或大于夹断电压Vp时，穿过沟道区域Ia的电阻电流路径被破坏，所述夹断电压Vp取决于几何形状和掺杂关系。因此，该半导体器件可作为常开JFET工作。
[0042]在图1所示的示例性实施例中，漂移区域I延伸到主表面101并在水平方向被设置在栅极区域2的两部分之间，这两部分相对于中心垂直轴线基本镜像对称地设置。这两部分在图1的垂直截面中彼此间隔开，当从上面看时，其也可通过漂移区域I彼此间隔开，即可以形成第一和第二栅极区域，或可以形成连续区域的各部分，例如，当从上面看时所述连续区域基本上是环形的。
[0043]此外，在示例性实施例中，源极区域3、体区4和体接触区域6中的每一个，以及栅极金属化部12和源极金属化部10也具有两个相应的部分，其相对于中心垂直轴线基本镜像对称地设置。因此，在这个实施例中，两个沟道区域Ia相对于中心垂直轴线基本镜像对称地设置。当从上面看时，源极区域3、体区4、体接触区域6、沟道区域la、栅极金属化部12和源极金属化部10的两个相应部分中的每一个可以是相应连续区域的部分，或者可以是分开的。[0044]图1的所不截面可仅对应于一种截面,例如对应于单位晶格的截面。根据实施例，半导体器件100是包括多个单位晶格的功率半导体器件，当从上面看时，所述多个单位晶格通常形成一维或二维晶格。
[0045]此外，漏极金属化部11可完全覆盖相对表面102。
[0046]根据实施例，第二半导体材料的阳极区域15与漂移区域I邻接，所述第二半导体材料具有比第一带隙低例如至少0.2eV，较典型地低至少0.4eV，更典型地低至少IeV的第二带隙。因此，在漂移区域I和阳极区域15之间形成异质结14。通常，阳极区域15是第二导电类型。阳极区域15与源极区域3间隔开，但分别与源极金属化部10和源极区域3电阻连接，典型地是低电阻连接。因此，在阳极区域15和漂移区域I之间形成集成异质结二极管，其可用作集成续流二极管。一般，半导体本体包括不同带隙的两种半导体材料和在其之间形成的异质结14。
[0047]此外，将续流二极管集成到半导体器件100中不需要复杂的额外工艺步骤。
[0048]例如，在第一步工艺步骤中，形成常开JFET半导体结构，其仅包括第一半导体材料(例如S1、GaN或SiC)的半导体区域。这通常可在晶片级完成，并可包括一个或多个外延沉积过程和/或一个或多个注入过程，其后是热驱入和/或一个或多个内扩散过程，以在第一半导体材料的晶片(例如SiC晶片)之中和/或之上形成第一半导体材料的半导体区域I到6，以使JFET结构至少包括延伸到主表面101的第一导电类型的漂移区域1、与漂移区域I形成pn结的栅极区域2、以及第一导电类型的源极区域3，该源极区域3与漂移区域I电阻电连接并且具有比漂移区域I高的最大掺杂浓度。
[0049]其后，在主表面101上形成第二导电类型的并且由第二半导体材料制成的阳极区域15以使阳极区域15与漂移区域I形成异质结14，所述第二半导体材料具有比第一带隙低的第二带隙。
[0050]其后，可形成与源极区域3和阳极区域15电阻电连接的源极金属化部10以及与栅极区域2电阻电连接的栅极金属化部12。进一步地，可例如通过第一导电类型的较高掺杂的漏极区域5，与源极金属化部10相对地形成与漂移区域I电阻电连接的漏极金属化部11。
[0051]当分别从上面看时，源极金属化部10和阳极区域15可在另一个垂直截面上彼此邻接。因此，不需要另外的焊盘和外部布线来连接阳极区域15。
[0052]在图1所示的示例性实施例中，阳极区域15设置在漂移区域I上面，并且当从上面看时，位于栅极区域2的两部分之间。因此，将续流二极管集成到JFET中不需要额外的空间。
[0053]而且，阳极区域15与栅极区域2间隔开，并仅与漂移区域I形成异质结14。
[0054]第一半导体材料，其也称为第一带隙材料，是单晶的，并可例如是GaN、SiC、Si或SixGei_x (其中X小于约0.3)。由于减小的空穴电流，SixGei_x可用于增加晶体管结构的截止频率。第一半导体材料和第二半导体材料的典型组合包括SiC/S1、SiC/Ge、Si/Ge和GaN/Si，仅举几例。
[0055]第二半导体材料，其也称为第二带隙材料，也可以是单晶半导体材料。
[0056]在其它实施例中，阳极区域15由非单晶半导体材料，例如多晶或非晶半导体材料形成。这有利于制造。[0057]例如，阳极区域15可通过采用例如低压化学气相沉积(LPCVD)沉积掺杂的多晶Si层并掩模回蚀形成在4H-SiC上。也可采用其它多型的SiC，例如6H、3C等。多晶Si层和阳极区域15可分别具有约200nm到约I μ m,例如约500nm的垂直厚度。典型地P型阳极区域15的最大掺杂浓度可为至少约1019cm_3，例如约102°cm_3或者甚至更高，而典型地η型漂移区域I的最大掺杂浓度可以仅为约1016cm_3，即典型地比阳极区域15的最大掺杂浓度低至少3个数量级，例如低大约4个数量级。在这些条件下，所形成的异质结二极管的泄漏电流比集成肖特基二极管低约一个数量级，而与集成肖特基二极管相比，导通电阻减少至约五分之一并且阻断电压增加了约30%。因此，与采用集成肖特基二极管相比，器件性能显著提高。
[0058]根据实施例，第一带隙材料的半导体本体延伸到主表面101并且在所示的垂直截面中包括:第一导电类型的漂移区域1，其延伸到主表面101;第一导电类型的两个沟道区域la，其被漂移区域I间隔开并与漂移区域I邻接；第二导电类型的两个栅极区域2，其被漂移区域I间隔开，两个栅极区域2中的每一个与两个沟道区域Ia中的一个形成相应的pn结；两个体区4，其垂直地设置在两个栅极区域2的下面，两个体区4中的每一个与两个沟道区域Ia中的一个形成另一或较低的pn结；以及第一导电类型的两个源极区域3。两个源极区域3的每一个具有比两个沟道区域Ia高的最大掺杂浓度，并且与两个沟道区域Ia中的一个邻接。第二带隙材料的阳极区域15设置在主表面101上。第二带隙材料的带隙低于第一带隙材料的带隙。阳极区域15是第二导电类型的并与漂移区域I形成异质结14。
[0059]由于阳极区域15设置在主表面101上，因此与在主表面101下形成异质结并分别被从主表面101间隔开例如作为掩埋区相比，有利于半导体器件100的制造。
[0060]在其它实施例中，阳极区域15可延伸跨越主表面101和/或可形成在浅沟槽内。在这些实施例中，阳极区域15至少设置在主表面101处。
[0061]图2示出了穿过半导体器件200的垂直截面。图2所示的半导体器件200与上面关于图1解释的半导体器件100类似。半导体器件200也可作为常开JFET工作并包括集成的异质结二极管，其形成续流二极管。不过，在图2所示的示例性实施例中，阳极区域15与体接触区域6中的至少一个邻接。而且，仅有一个栅极区域2，其在水平方向上至少在源极区域3的两个部分之间延伸。
[0062]在图2所示的示例性实施例中，阳极区域15延伸到半导体本体的另一水平表面103，即设置在水平表面103处。这也可有利于制造。
[0063]上面关于图1和2解释的半导体器件100、200具有共同之处，即第一带隙材料的半导体本体在与主表面101基本垂直的截面上包括:第一导电类型的漂移区域I ;第一导电类型的第一沟道区域la，其与漂移区域I邻接；与第一沟道区域Ia形成第一 pn结的第一栅极区域2 ;设置在第一栅极区域2下方的第一体区4，其与第一沟道区域Ia形成第二 pn结，使得第一沟道区域Ia设置在第一 pn结和第二 pn结之间；以及第一导电类型的第一源极区域3，其具有比第一沟道区域Ia高的最大掺杂浓度，并与第一沟道区域Ia邻接。第二带隙材料的阳极区域15与漂移区域I形成异质结14，所述第二带隙材料具有比第一带隙材料低的带隙。阳极区域15是第二导电类型的。当从上方看时，异质结14和第一源极区域3不重叠。
[0064]图3示出了穿过半导体器件300的垂直截面。半导体器件300也可作为具有续流二极管的场效应半导体器件工作，该续流二极管由集成的异质结二极管形成。[0065]半导体器件300通常包括沟槽栅MOSFET结构。在示例性实施例中，半导体本体包括五个由第一半导体材料制成的半导体区域1、3到6，即:第一导电类型的漂移区域I ;与漂移区域I间隔开的第一导电类型的源极区域3，其具有高于漂移区域I的最大掺杂浓度，并延伸到半导体本体的主表面101 ;第二导电类型的体区4，其设置在源极区域3和漂移区域I之间并且与源极区域3和漂移区域I形成相应的pn结；第一掺杂类型的漏极接触区域5，其延伸到相对表面102 ;以及体接触区域6，其延伸到主表面101。
[0066]栅电极9设置在从主表面101沿源极区域3和体区4延伸到漂移区域I中的垂直沟槽中。栅电极9通过栅极介电区域8与源极区域3、漂移区域I和体区4绝缘。因此，第一导电类型的沟道区域可沿着栅极介电区域8，通过适当地驱动栅电极9形成在体区4中。
[0067]由第二半导体材料制成的第二导电类型的阳极区域15设置在漂移区域I和主表面101之间，并与漂移区域I形成异质结14，所述第二半导体材料具有比第一带隙低的第二带隙。
[0068]在图3所示的示例性实施例中，阳极区域15分别与两个相邻MOSFET单元的第一和第二体接触区域6，以及体接触区域6的第一和第二部分邻接，所述两个相邻MOSFET单元中的每一个具有相应的沟槽栅电极结构8和9。半导体器件300通常是包括多个MOSFET单元的功率半导体器件。
[0069]源极金属化部10设置在主表面101上，并与源极区域3、阳极区域15和体接触区域6电阻电连接。
[0070]进一步地，漏极金属化部11设置在相对表面102上，并通过漏极接触区域5与漂移区域I低电阻连接。为了清楚起见，可设置在主表面101上并与栅电极9电阻连接的栅极金属化部未在图3中示出。
[0071]半导体器件300的材料特性可如同上面关于图2和3所解释的那样进行选择。
[0072]由于集成的异质结二极管，半导体器件300的器件性能与具有集成肖特基二极管的类似器件相比通常被改进。
[0073]图4示出了穿过半导体器件400的垂直截面。半导体器件400与上面关于图3解释的半导体器件300相似，并且也可作为具有集成续流二极管的MOSFET工作。不过，图4所示的半导体器件400不具有体接触区域。作为替代，通常高掺杂的阳极区域15与体区4邻接用于接触源极金属化部10。这样，不用额外的体接触区域就确保了半导体器件400的高闩锁稳定性。这有利于制造。
[0074]图3和4所示的半导体器件300、400可类似上面关于图1所解释的那样形成，即通过在第一半导体材料的半导体本体中形成包括绝缘沟槽栅电极的MOSFET结构，在半导体本体中形成额外的沟槽，并用具有较低带隙的第二半导体材料填充该额外的沟槽。之后，可形成源极、栅极和漏极金属化部。
[0075]根据场效应半导体器件的实施例，该场效应半导体器件包括半导体本体和源电极。该半导体本体包括第一半导体材料的漂移区域、栅极区域和源极区域以及第二半导体材料的阳极区域，所述第一半导体材料具有第一带隙，所述第二半导体材料具有比第一带隙低的第二带隙。漂移区域是第一导电类型的。栅极区域与漂移区域形成Pn结。源极区域是第一导电类型的，并与漂移区域电阻电连接，并且具有高于漂移区域的最大掺杂浓度。阳极区域是第二导电类型的，与漂移区域形成异质结，并且与源极区域间隔开。源极金属化部与源极区域和阳极区域电阻电连接。
[0076]尽管已公开了本发明的各种示例性实施例，但是对于本领域技术人员来说将明显的是，在不偏离本发明的精神和范围的情况下可以进行将实现本发明的某些优点的各种改变和修改。对于本领域适当的技术人员将明显的是，可以适当地替换执行相同功能的其它部件。应当提到，参照具体图解释的特征可以与其它图的特征组合，即使在其中并未明确提到的那些情况下。对发明概念的这些修改旨在由所附权利要求覆盖。
[0077]诸如“下方”、“之下”、“下部”、“上方”、“上部”等的空间相对位置术语被用于便于描述以解释一个元件相对于第二个元件的位置。这些术语旨在包括除了在附图中示出的器件的不同方位之外的器件的其它不同方位。此外，诸如“第一”、“第二”等的术语也被用于描述不同的元件、区域、部分等，并且也不旨在是限制性的。贯穿整个描述，类似的术语指代类似的元件。
[0078]如本文中使用的，术语“具有”、“含有”、“包括”、“包含”等是开放性术语，其表示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一”、“一个”和“该”等旨在包括复数以及单数，除非上下文清楚地另作说明。
[0079]考虑到以上的变型和应用的范围，应当理解，本发明不受前面描述的限制，也不受附图限制。而是，本发明仅由所附权利要求及其法律等同物限制。
【权利要求】
1.一种场效应半导体器件，包括: -第一带隙材料的半导体本体，其具有主表面，所述半导体本体在基本垂直于主表面的截面中包括: -第一导电类型的漂移区域； -第一导电类型的第一沟道区域，其与所述漂移区域邻接； -第一栅极区域，其与所述第一沟道区域形成第一 pn结； -设置在所述第一栅极区域下面的第一体区，其与所述第一沟道区域形成第二 Pn结，使得所述第一沟道区域设置在所述第一 Pn结和所述第二 pn结之间；和 -第一导电类型的第一源极区域，其具有高于所述第一沟道区域的最大掺杂浓度并且与所述第一沟道区域邻接；以及 -第二带隙材料的阳极区域，所述第二带隙材料具有比所述第一带隙材料低的带隙，所述阳极区域是第二导电类型的，并与所述漂移区域形成异质结，其中，当从上方看时，所述异质结和所述第一源极区域不重叠。
2.根据权利要求1的半导体器件，在所述截面中还包括下列中的至少一个: -第一导电类型的第二沟道区域，其与所述漂移区域邻接； -第二栅极区域，其与所述第二沟道区域形成第三pn结； -设置在所述第二栅极区域下面的第二体区，其与所述第二沟道区域形成第四pn结，使得所述第二沟道区域设置在所述第三pn结和所述第四pn结之间；` -第一导电类型的第二源极区域，其具有高于所述第二沟道区域的最大掺杂浓度并且与所述第二沟道区域邻接； -与所述阳极区域、所述第一源极区域、所述第二源极区域、所述第一体区和所述第二体区中的至少一个欧姆接触的源极金属化部； -与所述第一栅极区域和所述第二栅极区域中的至少一个欧姆接触的栅极金属化部；以及 -与所述源极金属化部相对地设置的漏极金属化部，其与所述漂移区域欧姆接触。
3.根据权利要求1的半导体器件，其中所述漂移区域延伸到所述主表面，并且其中所述阳极区域设置在所述漂移区域的上面。
4.根据权利要求1的半导体器件，其中所述第一带隙材料选自包含GaN、SiC、Si和SixGe^ 的组。
5.根据权利要求1的半导体器件，其中所述第二带隙材料选自包含Si和Ge的组。
6.根据权利要求1的半导体器件，其中所述第二带隙材料是非单晶半导体材料。
7.根据权利要求1的半导体器件，其中所述阳极区域的最大掺杂浓度比所述漂移区域的最大掺杂浓度高至少三个数量级。
8.根据权利要求1的半导体器件，其中所述阳极区域具有至少为约IO2tlCnT3的最大掺杂浓度。
9.一种场效应半导体器件,包括: -第一带隙材料的半导体本体，其具有主表面，所述半导体本体在基本垂直于主表面的截面中包括: -第一导电类型的漂移区域，其延伸到主表面；-第一导电类型的两个沟道区域，其被所述漂移区域间隔开； -第二导电类型的两个栅极区域，其被所述漂移区域间隔开，两个栅极区域中的每一个与所述两个沟道区域中的一个形成相应的Pn结； -垂直地设置在所述两个栅极区域下面的两个体区，两个体区中的每一个与所述两个沟道区域中的一个形成另一 pn结；和 -第一导电类型的两个源极区域，两个源极区域中的每一个包括比两个沟道区域的邻接的闻的最大惨杂浓度；以及 -设置在主表面处的第二带隙材料的阳极区域，所述第二带隙材料具有比所述第一带隙材料低的带隙，所述阳极区域是第二导电类型的，并与所述漂移区域形成异质结。
10.根据权利要求9的半导体器件，其中所述阳极区域仅与所述漂移区域形成所述异质结。
11.根据权利要求9的半导体器件，在所述截面中还包括下列中的至少一个: -与所述阳极区域、所述两个源极区域和所述两个体区中的至少一个欧姆接触的源极金属化部； -与所述两个栅极区域中的至少一个欧姆接触的栅极金属化部；以及 -与所述源极金属化部相对地设置的漏极金属化部，其与所述漂移区域欧姆接触。
12.根据权利要求9的半导体器件，其中，当从上方看时，所述阳极区域与所述两个栅极区域、所述体区和所述两个源极区域中的至少一个间隔开。
13.根据权利要求9的半导体器件，其中所述阳极区域的最大掺杂浓度比所述漂移区域的最大掺杂浓度高至少三个数量级。
14.根据权利要求9的半导体器件，其中所述第一带隙材料是选自包含GaN、SiC、Si和SixGeh的组的单晶半导体材料。
15.根据权利要求9的半导体器件，其中所述第二带隙材料选自包含Si和Ge的组。
16.根据权利要求9的半导体器件，其中所述第二带隙材料是非单晶半导体材料。
17.一种场效应半导体器件，包括； -半导体本体，其具有主表面，所述半导体本体在与主表面基本正交的截面中包括: -第一带隙材料的漂移区域，所述漂移区域为第一导电类型的； -第一带隙材料的源极区域，所以源极区域为第一导电类型的，并具有高于所述漂移区域的最大掺杂浓度； -第一带隙材料的体区，所述体区为第二导电类型的，并设置在所述源极区域和所述漂移区域之间； -设置在从主表面延伸至少部分地进入漂移区域中的垂直沟槽中的栅电极，所述栅电极通过栅极介电区域与所述源极区域、所述漂移区域和所述体区绝缘；和 -第二带隙材料的阳极区域，所述第二带隙材料具有比所述第一带隙材料低的带隙，所述阳极区域是第二导电类型的，与所述漂移区域形成异质结，并且设置在所述主表面下面。
18.根据权利要求17的半导体器件，其中所述第二带隙材料是非单晶半导体材料。
19.根据权利要求17的半导体器件，还包括设置在所述主表面上的源极金属化部，其与所述源极区域和所述阳极区域欧姆接触。
20.根据权利要求17的半导体器件，其中所述阳极区域的最大掺杂浓度比所述漂移区域的最大掺杂浓度高至少三个数量级。
21.—种形成场效应半导体器件的方法，包括: -形成第一带隙材料的JFET结构，使得所述JFET结构包括: -第一导电类型的漂移区域，其延伸到主表面； -第二导电类型的栅极区域，其与所述漂移区域邻接； -第一导电类型的第一源极区域，其通过第一沟道区域与所述漂移区域欧姆接触，所述第一沟道区域具有比所述第一源极区域低的最大掺杂浓度； -第二导电类型的第一体区，其设置在所述第一栅极区域下面并与所述第一沟道区域邻接，使得所述第一沟道区域设置在所述第一栅极区域和所述第一体区之间；和 -在所述主表面处形成第二带隙材料的阳极区域，所述第二带隙材料具有比第一带隙材料低的带隙，所述阳极区域是第二导电类型的，并且与所述漂移区域形成异质结。
22.根据权利要求21的方法，其中形成所述阳极区域包括下列中的至少一个: -沉积第二间隙材料作为多晶半导体层； -沉积第二带隙材料作为非晶半导体层； -掩模刻蚀所述多晶半导体层；以及 -掩模刻蚀所述非晶半导体层。
23.根据权利要求21的方法，其中所述阳极区域被形成为具有比所述漂移区域的最大掺杂浓度高至少三个数量级的最大掺杂浓度。
24.根据权利要求21的方法，还包括下列中的至少一个: -形成与所述第一源极区域、所述第一体区和所述阳极区域欧姆接触的源极金属化部; -形成与所述栅极区域欧姆接触的栅极金属化部；以及 -形成与所述源极金属化部相对的漏极金属化部，其与所述漂移区域欧姆接触。
25.根据权利要求21的方法，其中形成所述JFET结构包括下列中的至少一个: -提供半导体晶片，其包括第一带隙材料和第一导电类型的半导体层； -形成第一带隙材料和第二导电类型的第二栅极区域，其通过所述漂移区域与所述第一栅极区域间隔开； -形成第一带隙材料的第二源极区域，其通过第一带隙材料的第二沟道区域与所述漂移区域欧姆接触，并具有低于所述第二源极区域的最大掺杂浓度；以及 -在所述第二栅极区域下面形成第一带隙材料和第二导电类型的第二体区，所述第二体区与所述第二沟道区域邻接，使得所述第二沟道区域设置在所述第二栅极区域和所述第二体区之间。
【文档编号】H01L29/10GK103681866SQ201310463632
【公开日】2014年3月26日 申请日期:2013年9月4日 优先权日:2012年9月4日
【发明者】W·维尔纳 申请人:英飞凌科技奥地利有限公司