用于制造诸如超势垒sbr整流器之类的半导体器件的方法
【专利摘要】一种用于制造半导体器件的方法，其中在半导体材料本体(30)上形成半导体层(32)；在半导体层上形成第一掩膜(34；34，33a)；使用第一掩膜，在体中注入第一导电区域(37)；至少在与本体的表面平行的平面的凸起中，在第一掩膜的侧向上并且与第一掩膜互补地形成第二掩膜(38；61)；使用第二掩膜，在体(30)中与第一导电区域(37)相邻且互补的位置处注入第二导电区域(40)；在第二掩膜区域(38；61)侧上形成间隔体，以形成与第二掩膜对准的第三掩膜(47；67)；以及使用第三掩膜，去除半导体层(32)的部分，以获得栅极区域(32a)。
【专利说明】用于制造诸如超势垒SBR整流器之类的半导体器件的方法
【技术领域】
[0001]本发明涉及用于制造诸如超势垒整流器的半导体器件的方法。
【背景技术】
[0002]如已知的那样，SBR近族，S卩，可调场效应整流器(AFER，例如参见US2009/0078962)构思了 MOSFET晶体管典型区域的使用以及所谓的“口袋”或“探测体”区域的添加，以使得即使在高频下也减少负电阻并且同时具有高恢复速度，并且以此方式减少电磁干扰的问题。
[0003]对于这种器件而言，重要的是沟道和“口袋”或“探测体”之间的距离要尽可能小，但是这两个区域又不能重叠。因此，沟道注入具有非常苛刻的侧向尺度和对应容限。
[0004]由于在这种技术中，沟道由光刻限定，所以器件的性能受到光刻工艺的真实精度的限制。
[0005]由于随后在与沟道区域互补的区域中进行的探测体注入，在各种掩膜级中出现的对准误差加在一起，损害最终结果或者至少降低成品器件的性能。
[0006]另一方面，当前微型化的趋势至少在某些应用中需求电路密度的增加，所以减少相邻区域之间的间隔和重叠这两者变得重要。
[0007]为了更好地理解上面提及的问题，可以参照图1至图10，其中示出了由本 申请人:开发的AFER 二极管。
[0008]图1示出了属于AFER 二极管I的单元2，AFER 二极管I 一般包括彼此相邻并且由条状型区域形成的多个单元2，该条状型区域与描绘的平面垂直地延伸。AFER 二极管I形成在N型半导体材料的衬底3中，该衬底3形成第一漏极区域。N+型的第二漏极区域(未示出)可以在衬底3下方延伸，并且漏极金属化(也未示出)可以在第二漏极区域下方延伸。
[0009]每个单元2包括P型阱区域4、N+型源极区域16和面向衬底3的表面6的N型探测体区域5。
[0010]栅极氧化物层11在表面6上方延伸，并且栅极区域12在栅极氧化物层11上方延伸。栅极氧化物层11和栅极区域12在每个单元2中具有开口 13，并且布置在栅极区域12顶部上的导电(金属)区域14的一部分14a在开口 13中延伸。金属区域14的一部分14a也部分地在衬底3内延伸并且这里与源极区域16和阱区域4相邻。
[0011]具体地，源极区域16在金属区域14的部分14a的两侧上延伸并且直接与金属区域14的部分14a相邻。阱区域4包括深部分9和两个表面部分(形成沟道区域10)，该深部分9是更大掺杂的,在金属区域14的部分14a下方延伸，而这两个表面部分面对表面6并且均布置在相应源极区域16侧上。沟道区域10均与相应的探测体区域5 ( —个属于单元2本身，另一个属于相邻的单元2)相邻。探测体区域5比沟道区域10更深，但布置得比阱区域4的深部分9更靠近表面。
[0012]实践中，金属区域14的部分14a直接接触栅极区域12、源极区域16和阱区域4的深部分9并且将栅极区域12、源极区域16和阱区域4的深部分9电连接在一起。例如钛的硅化物层15可以在金属区域14下方、栅极区域12上方以及开口 13侧上延伸。
[0013]如图2至图9所示获得AFER 二极管I。
[0014]初始地(图2)，制备有源区:将这里为多晶硅的栅极氧化物层11和栅极区域12形成在衬底3上。
[0015]然后(图3)，在栅极区域12上形成抗蚀剂的多晶掩膜20，该多晶掩膜20具有窗口 21，在该窗口 21中将形成开口 13。使用多晶掩膜20，去除栅极区域12的露出部分以获得窗口 13，并且在衬底3中执行例如硼注入的P型掺杂剂种类的注入，以便形成预阱区域17。
[0016]接下来(图4)，使用该多晶掩膜20，利用例如As的N++型掺杂剂种类执行倾斜注入，以便形成富集层(enriched layer) 22,由于该倾斜注入，富集层22的外围部分在栅极区域12下方延伸。
[0017]然后(图5)，在窗口 21 (以及然后在开口 13)下方的区域中刻蚀并去除栅极氧化物层11和衬底3，以形成微沟槽18。以此方式，也去除富集层22的部分，但在栅极区域11下方，富集层22的外围部分保留，从而形成源极区域16。
[0018]接下来(图6)，在预阱区域17内部执行P型(例如BF2)掺杂剂种类注入，以形成P型薄层23，该P型薄层23比预阱区域17掺杂更多，并且为简化起见在后续图中未示出。
[0019]在去除多晶掩膜20(图7)之后，形成抗蚀剂的沟道掩膜24。沟道掩膜24具有窗口 25，该窗口 25理想地相对于多晶硅掩膜20的窗口 21 (以及因而相对于开口 13)居中，但更宽，从而除了微沟槽18和开口 13之外还在开口 13的侧向上露出栅极区域12的两个部分的顶表面。然后，在开口 13的侧向上，注入P型掺杂剂种类以在衬底3中提供沟道区域10，以及在预阱区域17内提供富集区域26。然而，由于沟道注入具有比阱注入更低的剂量(典型地，差值在两个数量级，沟道注入在1012，阱注入在IO14)，沟道注入并不修改预阱区域17的浓度。因此，在后续图中不再示出富集区域26。理想地，沟道区域10的宽度应该相同；然而，考虑到多晶硅掩膜20与沟道掩膜24之间的不可避免的失准，实际上它们具有不同的长度。
[0020]在去除沟道掩膜24之后，形成探测体掩膜27 (图8)。探测体掩膜27理想地与沟道掩膜24互补并且覆盖在预阱区域17和沟道区域10顶部上的栅极区域11。然后注入N型掺杂剂种类以在每个沟道区域10的侧向上形成探测体区域5。理想地，探测体区域5与沟道区域10紧密相邻，即使它们可以延伸到更大的深度，但沟道掩膜24与探测体掩膜27之间的失准在一侧上会造成一个沟道区域10与相邻探测体区域5之间的间隔，并且在相对侧上会造成两个区域10、5之间的重叠。
[0021]在去除探测体掩膜27之后，形成硅化物层15 (图9)，然后形成金属区域14 (图10)。
[0022]在用于激活掺杂剂种类的热处理步骤后，获得图1的结构，其中阱区域4的深部分9具有非均匀掺杂并且阱区域4嵌入沟道区域10。
[0023]在这种类型的AFER 二极管中，侧向尺寸非常小并且关键，从而上面提及的对准误差会相当大地影响二极管的操作，并且需要对于放松设计规则和容限的折中。
[0024]例如，在本 申请人:制作的器件中，探测体区域5和开口 13可以具有大约350nm的宽度，并且开口 13与探测体区域5的相邻侧边缘之间的距离可以为大约250nm，从而确保大约IOOnm的沟道长度，其中大约150nm的源极区域16的侧向尺寸。沟道长度(源极区域16与探测体区域5之间的沟道区域10的宽度)可以为lOOnm。
[0025]如上面指出的那样，利用所述制造技术，临界源自于如下事实:基于沟道和探测体光技术所需的精度，利用两种不同光技术将(使用沟道掩膜24)沟道注入和(使用探测体掩膜27)探测体注入对准到先前在栅极区域12中开口的接触(使用多晶掩膜20获得的开口 13)。
[0026]为了实现该精度，已经提出各种解决方案，诸如:具有最大失准在20nm内的、使用VLSI技术的曝光系统；在所有步骤中执行尺寸校验；使用工艺漂移自动补偿反馈系统；以及使用金工具。
[0027]然而，从成本和循环时间角度而言，这些动作会影响生产流程。
【发明内容】
[0028]本发明的目的在于提供一种方法，旨在于克服现有技术中的缺陷。
[0029]根据本发明，提供一种如权利要求1所述的用于制造半导体器件的方法。
[0030]实践中，提供一种完全自对准结构，因而该完全自对准结构不需要特别精确的光技术。
[0031]实际上，将三种光技术(对应于多晶硅掩膜20、沟道掩膜24和探测体掩膜27)通过单一光技术(即探测体光技术)来替换。后续工艺使得能够对沟道注入的互补和自对准区域进行开口以及对多晶硅上的自对准接触进行开口。
【专利附图】
【附图说明】
[0032]为了更好地理解本发明，现在参照附图，单纯通过非限制性示例的方式描述其优选实施例，其中:
[0033]图1以截面示出了本 申请人:制成的AFER 二极管；
[0034]图2至图10按连续制造步骤示出了图1的AFER 二极管的截面；
[0035]图11至图21按连续制造步骤示出了本AFER 二极管的实施例的截面；
[0036]图22至图28按连续制造步骤示出了本AFER 二极管的不同实施例的截面；以及
[0037]图29和图30按中间制造步骤示出了本AFER 二极管的不同实施例的截面。
【具体实施方式】
[0038]用于制造AFER 二极管的本方法基于:在栅极层上形成第一掩膜；使用第一掩膜在衬底中注入探测体区域；至少在与本体的表面平行的平面中的凸起中形成在第一掩膜侧向且与第一掩膜互补的第二掩膜；使用第二研磨在与探测体区域的互补位置中注入沟道区域；以及去除半导体层的部分以获得栅极区域。
[0039]具体而言，第一掩膜具有第一窗口，该第一窗口被填充有填充材料以形成互补掩膜；在提供互补掩膜之后，去除第一掩膜，并且形成第二掩膜使得包括互补掩膜或者与之重合叠置地布置在其上。
[0040]图11至图21示出本方法的实施例。[0041]首先，以本领域已知的方式执行用于形成边缘区域(未示出)的初始步骤。然后(图11)，制备有源区域:在衬底30上形成栅极氧化物层31、栅极层32和绝缘层33，例如氧化物层，诸如TEOS (原硅酸四乙酯)层，这里衬底30也为N型。
[0042]然后(图12)，形成抗蚀剂探测体掩膜34，该抗蚀剂探测体掩膜34具有窗口 35，在该窗口 35中将形成探测体区域。然后，执行例如砷之类的N型掺杂剂种类的探测体注入。在特定能量下根据参数执行注入，研究该特定能量使得掺杂剂种类离子能够穿过绝缘层33、栅极层32和栅极氧化物层31，并使得形成探测体区域37 (图13)。
[0043]接下来(图13)，利用填充材料(填充剂区域39)填充探测体掩膜34的窗口 35，该填充材料为可与探测体掩膜34的光致抗蚀剂兼容并且相对于探测体掩膜34的光致抗蚀剂具有高选择性的材料。例如，填充剂区域39可以为旋涂玻璃、聚酰亚胺、有氧材料、丝网印刷膏剂等。因而获得互补掩膜58，该互补掩膜58在绝缘层33上、由填充剂条形成39并且与探测体掩膜34互补。
[0044]接下来(图14)，去除探测体掩膜34。
[0045]然后，使用互补掩膜58，例如通过干法刻蚀来刻蚀绝缘层33，留下绝缘部分33a。填充剂区域39和绝缘部分33a形成沟道掩膜38。接下来，执行沟道P型注入，例如硼注入(图15)。以此方式，在其中先前存在探测体掩膜34的区域下方，形成沟道区域40，该沟道区域40布置在探测体区域37侧上。
[0046]接下来，去除填充剂区域39 (互补掩膜58)，以获得图16的结构，其中探测体区域37和沟道区域40以交替方式布置在衬底30中，并且绝缘区域33a在衬底30的表面41上延伸，精确地覆盖在探测体区域37上方并且相对于沟道区域40交错。
[0047]作为对上述的备选方案，可以首先去除互补掩膜58并且然后执行沟道注入。
[0048]接下来(图17)，沉积间隔层，例如诸如TEOS之类的氧化物层，该氧化物层在顶部和侧部处涂覆绝缘区域33a ;之后进行各向异性刻蚀，使得以已知方式在绝缘区域33a的侧表面上形成间隔体44。绝缘区域33a和间隔体44因而形成接触掩膜47，接触掩膜47具有如下窗口 21，在窗口 21中将形成开口用于接触。接触掩膜47因而自对准到探测体和沟道注入，并且接触掩膜47由与所绘平面垂直地延伸且相对于探测体区域37居中的条形成。
[0049]使用接触掩膜47 (图18)，首先刻蚀栅极层32 (以形成栅极区域32a)，然后执行P型阱注入。因而在衬底30、48中形成阱区域，该阱区域部分地覆盖在沟道区域40上方。
[0050]然后(图19)，使用该接触掩膜47，执行例如As之类的N+型掺杂剂种类的倾斜注入，使得形成富集区域49，富集区域49自己的外围部分均在栅极区域32a下方延伸。
[0051]然后(图20)，在接触掩膜47的窗口下方刻蚀并去除栅极氧化物层31和衬底30，以形成微沟槽51，该微沟道51与接触开口 46对准布置并且作为接触开口 46的延续。以此方式，也去除富集区域49的部分，以在栅极区域32a下方形成N+型的源极区域50。
[0052]在例如通过湿法刻蚀去除接触掩膜47 (图21)之后，沉积硅化物层53以及例如金属的接触区域54，硅化物层53类似于图1的硅化物层15，接触区域54类似于图1的金属区域14。备选地，可以保留接触掩膜47，即使其去除能够使得获得栅极区域32a的更大表面，以便可以与接触区域54接触。
[0053]在掺杂剂种类的热激活步骤之后，获得类似于图1的结构。
[0054]以此方式，用于形成探测体掩膜34的光技术也决定后续沟道掩膜38和接触掩膜47的形状和布置，二者因而自对准到探测体掩膜34，由此消除现有技术中的任何临界，并且由于现有方法中用于形成光致抗蚀剂掩膜的光技术的减少而降低了成本。
[0055]图22至图27示出了本方法的不同实施例，其中由相同的参考标号指示图11至图21的方法的相同部分。
[0056]最初，执行参照图11描述的相同步骤，包括:形成边缘区域(未示出)；以及形成栅极氧化物层31、栅极层32和绝缘层33。然后，类似于图12所示那样，使用光技术形成探测体掩膜34，但在这种情况下，在执行探测体注入之前，例如通过干法刻蚀来刻蚀绝缘层33，留下绝缘部分33a。然后执行探测体注入(图22)，这里探测体注入仅通过栅极层32 (以及薄栅极氧化物层31)，使得注入能量低于图12步骤中所需的能量，并且导致形成探测体区域37 (图23)。
[0057]接下来(图23)，去除探测体掩膜34，并且沉积填充层，该填充层填充绝缘部分33a之间的开口或窗口 35。填充层的材料关于绝缘部分33a的材料具有高选择性。例如，沉积氮化物层，使得其厚度完全填充空腔并且因而取决于例如开口 35的宽度。在例如经由回刻蚀或CMP (化学机械抛光)之类的平坦化步骤之后，得到氮化物区域60，该平坦化步骤导致消除绝缘部分33a之上氮化物层的多余部分。
[0058]接下来(图24)，经由湿法刻蚀去除绝缘部分33a。由于蚀刻的选择性可以非常高，几乎无限，所以该刻蚀并不影响氮化物区域60，并且氮化物区域60限定与探测体掩膜34互补的沟道掩膜61。然后，使用沟道掩膜61，进行P型的沟道注入，例如硼注入，以形成沟道区域40，这里沟道区域40也沿着探测体区域37布置并且与探测体区域37交替(图25)。
[0059]然后沉积间隔层，间隔层由63指示(图25)。对间隔层63进行各向异性刻蚀，导致在氮化物区域60的侧表面上形成间隔体64 (图26)。氮化物区域60和间隔体64因而形成接触掩膜67，接触掩膜67用于执行P型的阱注入。因而在衬底30中形成阱区域48，这里阱区域48也部分地覆盖在沟道区域40上方。
[0060]然后(图27)，使用相同接触掩膜67，执行N+型倾斜注入，用于形成富集区域49。
[0061]接下来(图28)，刻蚀并去除栅极层32、栅极区域32、栅极氧化物层31和衬底30，其中通过接触掩膜47露出，以形成N+型栅极区域32a和源极区域50。
[0062]在去除接触掩膜47之后，沉积硅化物层53和接触区域54，以获得图28的结构。
[0063]同样在这种情况下，在用于激活掺杂剂种类的热处理步骤之后，获得与图1类似的结构。
[0064]实践中，在这种情况下，探测体掩膜61形成与探测体掩膜34互补的掩膜，并且在与本体的表面平行的平面上的凸起中，探测体掩膜61在探测体掩膜34的侧向上且与探测体掩膜34互补地布置。
[0065]根据不同实施例，可以使用负光致抗蚀剂来获得互补掩膜。
[0066]同样在这种情况下，在图11和图12的初始步骤之后，包括形成栅极氧化物层31、栅极层32、绝缘层33、探测体掩膜34和探测体区域37之后，通过沉积和回刻蚀直到露出探测体掩膜34的抗蚀剂，利用由70指示的填充材料填充探测体掩膜34的窗口 35 (图29)。在这种情况下，填充材料70是相对探测体掩膜34的互补型的抗蚀剂。典型地，如果探测体掩膜34是负抗蚀剂，则填充材料70也是负抗蚀剂，对于与正抗蚀剂相同的波长敏感。
[0067]因而，使结构完全(匀厚)曝光，而不使用任何涂覆或掩膜，因而造成正抗蚀剂区域34(在形成探测体掩膜34期间先前覆盖的并且因而未先前显影，现在呈现可由显影可溶)和负抗蚀剂区域70 (经历交联，因而在显影期间变得不可溶)二者的显影，如箭头71在图中示意性指示的那样。
[0068]由于正抗蚀剂和负抗蚀剂的不同特性，后续显影留下由未改质的填充材料70形成的区域，并且引起探测体掩膜34的去除，以获得图30的结构，该结构在结构上与图14相同，其中填充剂区域39由负抗蚀剂区域70替代，并且互补掩膜58由互补掩膜72替代。
[0069]然后，该方法以参照图15至图21描述的方式继续，包括:刻蚀绝缘层33，沟道注入，以及形成沟道区域37;去除沟道掩膜(包括部分70);形成间隔体44;刻蚀栅极层32，其中形成栅极区域32a ;阱注入，其中形成阱区域48 ;源极倾斜注入，其中形成富集区域49 ；刻蚀衬底30，其中形成微沟槽51和源极区域50 ;以及形成接触区域54。
[0070]应注意到，在所有实施例中，仅示意性地呈现各种区域的精确形状和大小，该形状和大小可以相对于所示出的改变。例如，即使将沟道区域40和探测体区域37示出为具有相同深度，但通常它们的深度是不同的，类似于图1所示那样，其中探测体区域5比源极区域16更深。
[0071]而且，以本领域已知的方式，在注入之后源极区域50的深度可以相对于所示出的改变，但具有用于掺杂剂种类激活的后续热预支，P阱区域48的深部分各向同性地扩散，在不干扰的情况下加入沟道区域。上述制造方法因而解决了所需精度以及探测体、沟道和源极区域对准的相关成本的问题，因为对应掩膜与第一掩膜(这里为沟道掩膜)互补地获得和/或源自第一掩膜。
[0072]该方法特别有利，不仅因为它并不涉及使用当前所需的高成本的解决方案，而且因为其简单性以及光技术步骤数目的减少。具体而言，所述方法对于实现获得更小尺寸单元的工艺的扩展而言变得特别重要。
[0073]最后，应清楚的是，可以对这里所描述和示出的方法进行修改和变体，而不会由此偏离所附权利要求限定的本发明的范围。
[0074]例如，相同的方法可以用于制造基于使用氮化锗的半导体器件，特别是形成栅极区域。实际上，该方法能够实现在栅极区域上的金属的蒸发，而无需对其执行刻蚀，因而防止由于等离子体对GaN表面的损伤。
【权利要求】
1.一种用于制造半导体器件的方法，包括如下步骤: 提供具有表面的半导体材料本体(30)； 在所述本体的顶部上形成半导体层(32)； 在所述半导体层的顶部上形成第一掩膜(34;34，33a)； 使用所述第一掩膜，向所述本体中引入第一掺杂剂种类，以在所述本体中形成第一导电区域(37)； 至少在与所述本体的表面平行的平面中的凸起中，在所述第一掩膜的侧向上并且与所述第一掩膜互补地形成第二掩膜(38 ；61)； 使用所述第二掩膜，向所述本体(30)中引入第二掺杂剂种类，以在所述本体中与所述第一导电区域(37)相邻且互补的位置处形成第二导电区域(40)； 在所述第二掩膜区域(38 ；61)的侧部上形成间隔体，以形成与所述第二掩膜对准的第三掩膜(47 ；67);以及 通过使用所述第三掩膜，去除所述半导体层(32)的部分，以获得栅极区域(32a)。
2.根据权利要求1所述的方法，其中: 所述第一掩膜(34 ;33a，34)包括窗口 (35)； 在引入第一掺杂剂种类之后，利用填充材料(39;60;70)至少部分地填充所述窗口(35)，以形成相对于所述第一掩膜的至少一个部分(34;33a)偏移且互补地布置的互补掩膜(58 ；61);所述第二掩膜(38 ；61)至少部分地包括所述互补掩膜(58 ；61)或者相对于所述互补掩膜重合叠置；以及 在至少部分地填充所述窗口(35)之后，去除所述第一掩膜(33a，34;34)。
3.根据权利要求2所述的方法，其中所述第一掩膜为探测体掩膜(34);所述第一导电区域为探测体区域(37);所述第二掩膜为沟道掩膜(38;61);以及所述第二导电区域为沟道区域(40)。
4.根据权利要求2或3所述的方法，其中所述半导体器件包括AFER二极管(1)，所述方法包括，在去除所述半导体层(32)的部分之后，并且使用所述第三掩膜(47 ；67): 向所述本体中引入第三掺杂剂种类以形成阱区域(48)； 以倾斜方式向所述沟道区域(40)中引入第四掺杂剂种类以形成源极区域(50)； 去除所述本体(30)的一部分以形成微沟槽(51);以及 沉积导电接触层(53，54)，从而填充所述微沟槽并且至少在所述栅极区域(32a)的一侧上延伸并且与所述栅极区域(32a)、所述源极区域(50)和所述阱区域(48)电接触。
5.根据权利要求4所述的方法，其中所述本体(30)、所述第一导电区域(37)和所述源极区域(50)具有第一导电类型，并且所述阱区域(48)和所述第二导电区域(40)具有第二导电类型。
6.根据权利要求4或5所述的方法，其中所述半导体层(32)为多晶硅，并且所述导电接触层(53)为金属。
7.根据权利要求2至6中任一项所述的方法，其中，在提供第一掩膜(34)之前，在所述半导体层(32)上形成掩蔽层(33);并且形成第二掩膜(38)包括使用所述互补掩膜(58 ；72)去除所述掩蔽层的部分。
8.根据权利要求7所述的方法，其中在去除所述掩蔽层(33)的部分之前，执行引入第一掺杂剂种类和填充所述第一窗口(35);所述互补掩膜(58 ;72)相对于所述第一掩膜(34)在侧向上在所述掩蔽层(33)之上延伸；以及引入第一掺杂剂种类包括通过所述掩蔽层注入所述第一掺杂剂种类。
9.根据权利要求8的方法，其中在形成间隔体(44)之前，去除所述互补掩膜(39)。
10.根据权利要求8或9所述的方法，其中在引入第二掺杂剂种类之前或之后，执行去除所述互补掩膜(58 ；72)。
11.根据权利要求8至10中任一项所述的方法，其中所述第一掩膜(34)为第一类型的光致抗蚀剂，并且所述填充材料(70)为第二类型的光致抗蚀剂。
12.根据权利要求11所述的方法，其中所述第一类型的光致抗蚀剂为正型的光致抗蚀剂，并且所述填充材料(70)为负型的光致抗蚀剂，并且在去除所述第一掩膜(34)之前，对所述结构进行曝光。
13.根据权利要求2至6中任一项所述的方法，其中提供第一掩膜(33a，34)包括在所述半导体层(32)上形成掩蔽层(33)和第一掩膜区域(34)，并且去除所述掩蔽层的未被所述第一掩蔽区域(34)覆盖的部分；并且形成第二掩膜(61)包括去除所述第一掩膜区域(34)，并且在利用填充材料至少部分地填充所述窗口(35)之后，去除所述掩蔽层的剩余部分(33a)。
14.根据权利要求8至10中任一项或权利要求13所述的方法，其中所述掩蔽层(33)为绝缘材料。
【文档编号】H01L21/335GK103700587SQ201310463667
【公开日】2014年4月2日 申请日期:2013年9月27日 优先权日:2012年9月27日
【发明者】F·利齐奥 申请人:意法半导体股份有限公司