快闪存储器的形成方法
【专利摘要】一种快闪存储器的形成方法，包括：提供基底，所述基底分为核心区和外围区，在所述核心区形成有多个相互隔开的第一栅极结构，所述第一栅极结构包括第一介质层、位于所述第一介质层上的浮栅、位于浮栅上的第二介质层、位于所述第二介质层上的控制栅，所述外围区形成有栅极结构材料层，所述栅极结构材料层包括栅介质材料层和位于所述栅介质材料层上的栅极材料层；在靠近所述第一栅极结构上表面的侧壁形成第一侧墙，相邻两个第一侧墙相互隔开；图形化所述栅极结构材料层形成第二栅极结构，所述第二栅极结构包括栅介质层和位于栅介质层上的栅极；在所述第二栅极结构侧壁形成第二侧墙。使用本技术方案，加快了信号传递速度，提升了快闪存储器的性能。
【专利说明】快闪存储器的形成方法
【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别涉及一种快闪存储器的形成方法。
【背景技术】
[0002] 目前，快闪存储器（Flash Memory)又称闪存，已经成为非挥发性存储器的主流存 储器。根据结构不同，闪存可分为或非闪存（NOR Flash)和与非闪存（NAND Flash)。闪存 的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易 于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003] 现有的快闪存储器包括位于基底上的核心存储电路（Cell Circuit)和位于核心 存储电路周围的外围电路（Peripheral Circuit)。所述核心存储电路包括一些具有较小特 征尺寸的晶体管，而外围电路主要包括具有一些较大特征尺寸的高压及中低压电路的常规 M0S晶体管，如果是嵌入式，还会有相应的低压逻辑电路。其中，核心存储电路中的相邻两晶 体管的栅极之间的距离非常小，而外围电路中的两晶体管的栅极之间的距离相对较大。
[0004] 现有的快闪存储器的形成方法包括：
[0005] 参照图1，提供基底10,所述基底10分为核心区I和外围区II，在核心区I形成有 多个相互隔开的第一栅极结构20,所述第一栅极结构20包括第一介质层21、位于第一介质 层21上的浮栅（Floating Gate, FG) 23、位于浮栅23上的第二介质层22和位于第二介质 层22上的控制栅（Control Gate，CG，相当于常规的M0S晶体管的栅极）24,在第一栅极结 构20两侧的基底10中形成有第一源极、第一漏极(未示出），由于浮栅23的存在，快闪存储 器可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅23的 存在可以保持存储数据的完整性；
[0006] 在外围区II形成有多个相互隔开的第二栅极结构30,第二栅极结构30包括栅介 质层31、位于栅介质层31上的栅极32,第二栅极结构30的线宽大于第一栅极结构20的线 宽；
[0007] 参照图2,在外围区II中，使用正硅酸乙酯（TE0S)沉积工艺形成氧化硅层40,氧 化硅层40覆盖第二栅极结构30的侧壁、栅极32、相邻的两第二栅极结构30之间的基底，基 底上的氧化硅层低于第二栅极结构30,但是，在核心区I中，两相邻第一栅极结构20之间的 空隙中也填充有氧化硅41 ;
[0008] 参照图3,在外围区II中，图形化氧化硅层40 (参照图2)，在第二栅极结构30两 侧形成侧墙33 ;之后，以侧墙33为掩模，在第二栅极结构30两侧基底中形成第二源极、第 二漏极(未示出）。
[0009] 但是，参照图3,在相邻第一栅极结构20之间的空隙中填充有氧化硅41，由于相邻 第一栅极结构20之间的空隙具有较大深宽比，无法有效去除氧化硅41。在后续工艺中，在 第一源极、第一漏极表面形成金属娃化物阻挡层（Salicide Block, SAB)时，氧化娃41形成 阻挡，在第一源极、第一漏极表面不能形成金属硅化物阻挡层。这样，在形成互连结构中，导 电插塞直接与第一源极、第一漏极电连接，使得导电插塞与第一源极之间、导电插塞与第一 漏极之间的接触电阻增大，减慢了信号传递速度，降低快闪存储器的性能。
【发明内容】
[0010] 本发明解决的问题是，使用现有技术形成的快闪存储器，信号传递速度较慢，快闪 存储器的性能不佳。
[0011] 为解决上述问题，本发明提供一种快闪存储器的形成方法，该快闪存储器的形成 方法包括：
[0012] 提供基底，所述基底分为核心区和外围区，在所述核心区形成有多个相互隔开的 第一栅极结构，所述第一栅极结构包括第一介质层、位于所述第一介质层上的浮栅、位于所 述浮栅上的第二介质层、位于所述第二介质层上的控制栅，所述外围区形成有栅极结构材 料层，所述栅极结构材料层包括栅介质材料层和位于所述栅介质材料层上的栅极材料层；
[0013] 在靠近所述第一栅极结构上表面的侧壁形成第一侧墙，相邻两个第一侧墙相互隔 开；
[0014] 形成第一侧墙后，图形化所述栅极结构材料层形成第二栅极结构，所述第二栅极 结构包括栅介质层和位于栅介质层上的栅极；
[0015] 在所述第二栅极结构侧壁形成第二侧墙。
[0016] 可选地，在靠近第一栅极结构上表面的侧壁形成第一侧墙的方法包括：
[0017] 形成填充材料层，所述填充材料层填充相邻两第一栅极结构之间的空隙、所述核 心区与外围区之间的空隙，所述填充材料层的高度小于所述第一栅极结构的高度；
[0018] 沉积第一侧墙材料层，所述第一侧墙材料层覆盖第一栅极结构、填充材料层和栅 极结构材料层；
[0019] 去除第一栅极结构上、栅极结构材料层上的第一侧墙材料层，剩余第一栅极结构 侧壁的第一侧墙材料层，剩余的第一侧墙材料层作为第一侧墙；
[0020] 去除所述填充材料层。
[0021] 可选地，去除第一栅极结构上、栅极结构材料层上的第一侧墙材料层的方法为回 刻蚀。
[0022] 可选地，所述填充材料层为底部抗反射层、深紫外线吸收氧化层或零摩擦碳涂层。
[0023] 可选地，去除所述填充材料层的方法为灰化工艺。
[0024] 可选地，在所述灰化工艺中使用02。
[0025] 可选地，所述第一侧墙的材料为Si02, SION，SIC，SIN或掺氮碳化硅。
[0026] 可选地，所述第一侧墙底部至第一栅极结构上表面的距离范围为200 A?1000 A 〇
[0027] 可选地，所述第一侧墙的线宽范围为20nm?30nm。
[0028] 可选地，在所述第二栅极结构侧壁形成第二侧墙的方法包括：
[0029] 使用TE0S工艺形成第二侧墙材料层，所述第二侧墙材料层覆盖基底、第一侧墙、 第一栅极结构和第二栅极结构，所述外围区的第二侧墙材料层高于第二栅极结构；
[0030] 回刻蚀所述第二侧墙材料层，剩余第二栅极结构侧壁的第二侧墙材料层，剩余的 第二侧墙材料层作为第二侧墙；
[0031] 在回刻蚀所述第二侧墙材料层时，所述第一侧墙也被刻蚀去除。
[0032] 可选地，形成所述第一栅极结构和栅极结构材料层的方法包括：
[0033] 在所述基底上形成第一介电材料层，在所述第一介电材料层上形成浮栅材料层， 在所述浮栅材料层上形成第二介电材料层；
[0034] 去除所述外围区的第二介电材料层；
[0035] 形成控制栅材料层，所述控制栅材料层覆盖剩余第二介电材料层和外围区的浮栅 材料层，在所述控制栅材料层上形成硬掩模层；
[0036] 对所述硬掩模层进行图形化，图形化后的硬掩模层定义第一栅极结构和栅极结构 材料层的位置；
[0037] 以图形化后的硬掩模层为掩模，刻蚀控制栅材料层、第二介电材料层、浮栅材料 层、第一介电材料层，在所述核心区形成第一栅极结构，所述外围区的剩余第一介电材料层 作为栅介质材料层，剩余的所述浮栅材料层、控制栅材料层的叠层结构作为栅极材料层。
[0038] 可选地，在形成所述第一栅极结构和栅极结构材料层后，形成第一侧墙前，还包 括：
[0039] 在所述基底上形成位于第一栅极结构侧壁的第三侧墙；
[0040] 以所述第三侧墙、图形化后的硬掩模层为掩模，在所述第一栅极结构两侧基底中 形成第一源极、第一漏极；
[0041] 所述第一侧墙覆盖靠近所述第一栅极结构上表面的第三侧墙侧壁。
[0042] 可选地，图形化所述栅极结构材料层形成第二栅极结构的方法包括：
[0043] 对所述外围区的硬掩模层进行图形化，外围区的剩余硬掩模层定义第二栅极结构 的位置；
[0044] 以所述外围区的剩余硬掩模层为掩模，刻蚀所述栅极结构材料层形成第二栅极结 构。
[0045] 可选地，在形成所述第二侧墙后，还包括：
[0046] 以所述第二侧墙为掩模，在所述第二栅极结构两侧的基底中形成第二源极、第二 漏极。
[0047] 可选地，在形成所述第二源极、第二漏极后，去除所述外围区的硬掩模层。
[0048] 与现有技术相比，本发明的技术方案具有以下优点：
[0049] 在第二栅极结构侧壁形成第二侧墙之前，在靠近所述第一栅极结构上表面的侧壁 形成第一侧墙。相邻两第一侧墙使得相邻两第一栅极结构之间空隙的开口非常小，在形成 第二侧墙过程中，第一侧墙对第二侧墙材料形成阻挡，第二侧墙材料基本不会进入相邻两 第一栅极结构之间的空隙。第一栅极结构两侧的源极、漏极上表面基本不会覆盖第二侧墙 材料，这样，在后续形成互连结构工艺中，第一栅极结构两侧的源极、漏极上表面可以形成 金属硅化物阻挡层。这样，在形成互连结构中，导电插塞直接与源极、漏极电连接，使得导电 插塞与源极之间、导电插塞与漏极之间的接触电阻降低，加快了信号传递速度，提升快闪存 储器的性能。
【专利附图】
【附图说明】
[0050] 图1?图3是现有技术的快闪存储器在形成过程的各个阶段的剖面结构示意图；
[0051] 图4?图15是本发明具体实施例的快闪存储器在形成过程的各个阶段的剖面结 构示意图。
【具体实施方式】
[0052] 针对现有技术存在的问题，本发明技术方案提出一种新的快闪存储器的形成方 法。是用该快闪存储器的形成方法，在形成位于核心区的第一栅极结构后，形成位于外围区 的第二栅极结构之前，在靠近所述第一栅极结构上表面的侧壁形成第一侧墙。该第一侧墙 位于第一栅极结构顶部侧壁，使相邻第一栅极结构之间空隙的开口非常小，后续在第二栅 极结构侧壁形成第二侧墙时，第一侧墙形成阻挡，形成第二侧墙的材料不会进入两相邻第 一栅极结构之间的空隙，避免了第二侧墙的材料对快闪存储器的性能产生的消极影响。
[0053] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0054] 参照图4,提供基底100,所述基底100分为核心区I和外围区II，在本实施例中， 在核心区I将形成核心存储结构的堆叠栅极式晶体管，在外围区II将形成外围电路的M0S 晶体管；
[0055] 在所述基底100上形成第一介电材料层101，在所述第一介电材料层101上形成浮 栅材料层103,在所述浮栅材料层103上形成第二介电材料层102。
[0056] 在具体实施例中，形成第一介电材料层101、浮栅材料层103和第二介电材料层 102的方法包括：
[0057] 所述第一介电材料层101的材料为氧化娃，使用化学气相沉积或热氧化生长工艺 形成第一介电材料层101 ;
[0058] 所述浮栅材料层103的材料为多晶硅，使用化学气相沉积工艺形成浮栅材料层 103,浮栅材料层103覆盖第一介电材料层101 ;
[0059] 所述第二介电材料层102的材料为氧化硅，使用化学气相沉积工艺形成第二介电 材料层102。
[0060] 在具体实施例中，基底100为硅基底、锗基底或者绝缘体上硅基底等；或者基底 100的材料还可以包括其它的材料，例如砷化镓等III- V族化合物。本领域的技术人员可 以根据基底100上形成的晶体管类型选择基底，因此基底的类型不应限制本发明的保护范 围。
[0061] 在具体实施例中，在形成第一介电材料层101之前，在所述基底100中形成多个相 互隔开的隔离结构（未示出），核心区I和外围区II为隔离结构所隔开，位于核心区I的多 个隔离结构将核心区I隔开为多个有源区，位于外围区II的多个隔离结构将外围区II隔 开为多个有源区。
[0062] 参照图5,去除所述外围区II的第二介电材料层，剩余位于核心区I的、位于核心 区I与外围区II之间的第二介电材料层102。
[0063] 在具体实施例中，去除所述外围区II的第二介电材料层的方法包括：
[0064] 在所述第二介电材料层上形成图形化的光刻胶层，所述图形化的光刻胶层定义外 围区II的位置；
[0065] 以所述图形化的光刻胶层为掩模，刻蚀第二介电材料层，至外围区II的浮栅材料 层暴露，刻蚀第二介电材料层的方法为干法刻蚀，此为本领域技术人员所熟知的技术，在此 不再赘述。
[0066] 参照图6,形成控制栅材料层104,所述控制栅材料层104覆盖核心区I的剩余第 二介电材料层102和外围区II的浮栅材料层；
[0067] 在控制栅材料层104上形成硬掩模层105。
[0068] 在具体实施例中，形成控制栅材料层104和硬掩模层105的方法包括：
[0069] 所述控制栅材料层104的材料为多晶硅，使用化学气相沉积工艺形成控制栅材料 层 104 ;
[0070] 硬掩模层105位氮化娃层，或硬掩模层105为氧化娃层、位于氧化娃层上的氮化娃 层的叠层结构，使用化学气相沉积工艺形成硬掩模层105,在其他实施例中，硬掩模层105 的材料还可为其他为本领域技术人员所熟知的材料。
[0071] 参照图7,对所述硬掩模层105 (参照图6)进行图形化，图形化后，核心区I的剩 余硬掩模层作为第一硬掩模层151，第一硬掩模层151定义第一栅极结构的位置，外围区II 的剩余硬掩模层作为第二硬掩模层152,第二硬掩模层152定义栅极结构材料层的位置。
[0072] 在具体实施例中，对硬掩模层进行图形化的方法包括：
[0073] 在所述硬掩模层上形成图形化的光刻胶层，图形化光刻胶层定义第一栅极结构的 位置；
[0074] 以所述图形化的光刻胶层为掩模，刻蚀硬掩模层，至暴露控制栅材料层104,实现 对硬掩模层进行图形化的目的；
[0075] 去除图形化的光刻胶层。
[0076] 参照图8,以第一硬掩模层151和第二硬掩模层152为掩模，刻蚀控制栅材料层 104、第二介电材料层102、浮栅材料层103和第一介电材料层101(参照图7)，在核心区I形 成第一介质层111、位于第一介质层111上的浮栅113、位于浮栅113上的第二介质层112、 位于第二介质层112上的控制栅114,该第一介质层111、浮栅113、第二介质层112、控制栅 1114和第一硬掩模层151的叠层结构作为第一栅极结构110,在所述外围区II的剩余第一 介电材料层101、浮栅材料层103、控制栅极材料层104和第二硬掩模层152的叠层结构共 同作为栅极结构材料层106。
[0077] 参照图9,在核心区I中形成有多个相互隔开的第一栅极结构110。在具体实施 例中，刻蚀控制栅材料层、第二介电材料层、浮栅材料层和第一介电材料层的方法为干法刻 蚀。
[0078] 参照图10,在所述基底100上形成位于第一栅极结构110侧壁的第三侧墙133， 第三侧墙133覆盖第一栅极结构110侧壁。之后，以该第三侧墙133、第一硬掩模层151和 第二硬掩模层152为掩模，在第一栅极结构110两侧基底中形成第一源极、第一漏极(未不 出）。
[0079] 在具体实施例中，在所述基底100上形成位于第一栅极结构110侧壁的第三侧墙 133的方法包括：
[0080] 第三侧墙133的材料为氧化硅，使用化学气相沉积形成第三侧墙材料层，所述第 三侧墙材料层覆盖基底、第一栅极结构层和第二硬掩模层；
[0081] 回刻蚀去除基底上、第一栅极结构层上和第二硬掩模层上的第三侧墙材料层，剩 余第一栅极结构层侧壁的第三侧墙材料层，该剩余的第三侧墙材料层作为第三侧墙133。
[0082] 在具体实施例中，第一源极、第一漏极中的掺杂类型可根据待形成的晶体管的类 型进行选择，此为本领域技术人员所熟知的技术，在此不再赘述。
[0083] 参照图11，形成填充材料层107,所述填充材料层107填充两相邻第一栅极结构 110之间的空隙、所述核心区I和外围区II之间的空隙，填充材料层107的高度氏小于第 一栅极结构110的高度H，第一栅极结构110的高度为第一介质层111的高度、浮栅113的 高度、第二介质层112的高度、控制栅114的高度和第一硬掩模层151的高度之和；
[0084] 在所述填充材料层107上形成靠近第一栅极结构110上表面的侧壁的第一侧墙 131，第一侧墙131覆盖第三侧墙133侧壁，也就是，第一侧墙131覆盖第一栅极结构110上 表面与填充材料层107上表面之间的第三侧墙133侧壁。第一侧墙131底部至第一栅极结 构110上表面，即第一硬掩模层151上表面的距离H2远小于第一栅极结构110的高度H。其 中，H^HfH。
[0085] 在具体实施例中，形成填充材料层107的方法包括：
[0086] 填充材料层 107 为底部抗反射层（Bottom Anti-Reflection Coating, BARC)、深紫 外线吸收氧化层（DUV Light Absorbing Oxide,简称DUO)或零摩擦碳涂层（NFC)，形成填充 材料层107的材料均为有机液体材料，使用旋涂工艺形成填充材料层，该填充材料层具有 良好的填充性，覆盖第一硬掩模层151、第二硬掩模层152,并填充两相邻第一栅极结构110 之间的空隙、所述核心区I和外围区II之间的空隙；
[0087] 回刻蚀填充材料层，去除第一硬掩模层151、第二硬掩模层152上的填充材料层， 暴露靠近第一栅极结构上表面的侧壁。
[0088] 在具体实施例中，在靠近第一栅极结构110上表面的侧壁形成第一侧墙131的方 法包括：
[0089] 第一侧墙131的材料为Si02, SI0N，SIC，SIN或掺氮碳化硅，使用化学气相沉积形 成第一侧墙材料层，第一侧墙材料层覆盖第一栅极结构110、填充材料层107和栅极结构材 料层106 ;
[0090] 使用回刻蚀去除第一栅极结构110上、栅极结构材料层106上的第一侧墙材料层， 剩余第一栅极结构110侧壁的第一侧墙材料层，该剩余的第一侧墙材料层作为第一侧墙 131。
[0091] 在具体实施例中，第一侧墙131底部至第一栅极结构110上表面的距离H2范围为 200 A?1000 A。如果H2小于200 A，则后续在外围区II中形成第二侧墙过程中，第一侧 墙131不足以阻挡第一侧墙材料，第二侧墙材料还会填充相邻第一栅极结构之间的空隙。 如果h2大于1000 A，则后续第一侧墙很难去除。
[0092] 在具体实施例中，第一侧墙131的线宽范围为20nm?30nm。如果第一侧墙131的 最大线宽大于30nm，则两相邻第一侧墙131之间可能接触，这样后续去除填充材料层的气 体，无法通过相邻第一侧墙131之间的空隙到达填充材料层。如果第一侧墙131的最小线 宽小于20nm，则第一侧墙131之间的空隙较大，不足以阻挡第二侧墙材料。
[0093] 参照图12,去除填充材料层107 (参照图11)。
[0094] 在具体实施例中，使用灰化工艺去除填充材料层107。在灰化过程中，使用氧气，氧 气通过相邻第一侧墙131之间的空隙到达填充材料层，并与填充材料层反应生成挥发性物 质，该挥发性物质被排出。
[0095] 参照图13,图形化所述栅极结构材料层106 (参照图12)形成第二栅极结构120。 在外围区II形成有多个相互隔开的第二栅极结构120,每个第二栅极结构120对应一个 M0S晶体管。
[0096] 在具体实施例中，形成第二栅极结构120的方法包括：
[0097] 图形化第二硬掩模层152 (参照图12)形成第三硬掩模层153,第三硬掩模层153 定义第二栅极结构的位置；
[0098] 以第三硬掩模层153为掩模，刻蚀外围区II的控制栅材料层、浮栅材料层和第一 介电材料层，第三硬掩模层153下的控制栅材料层、浮栅材料层的材料均为多晶硅，共同作 为栅极121，第三硬掩模层153下的第一介电材料层作为栅介质层122,栅介质层122和位 于栅介质层122上的栅极121的叠层结构作为第二栅极结构120。
[0099] 参照图14,去除第三硬掩模层153 (参照图13);
[0100] 使用TE0S沉积工艺形成第二侧墙材料层108,第二侧墙材料层108覆盖基底100、 第一侧墙131、第一栅极结构110的第一硬掩模层151上表面、第二栅极结构120,外围区II 的基底上的第二侧墙材料层低于第二栅极结构120。
[0101] 在本实施例中，由于相邻两第一侧墙131之间的空隙非常小，使用TE0S沉积工艺 形成第二侧墙材料层108过程，第一侧墙131形成阻挡，氧化硅不会进入相邻两第一栅极结 构110之间的空隙，在第一源极、第一漏极上表面基本不会附着氧化硅。
[0102] 在具体实施例中，使用TE0S沉积工艺形成的第二侧墙材料层108的材料为氧化 硅。TE0S为液体，使用TE0S沉积工艺可以改善第二侧墙与基底之间、第二侧墙与第二栅极 结构之间的粘附性，防止接触界面产生空洞缝隙等缺陷。
[0103] 参照图15,回刻蚀第二侧墙材料层108(参照图14)，去除基底100上、第一栅极结 构110的第一硬掩模层151上和第二栅极结构120的栅极121上的第二侧墙材料层，剩余 第二栅极结构120侧壁的第二侧墙材料层，该剩余的第二侧墙材料层作为第二侧墙132。
[0104] 之后，以第二侧墙132为掩模，在第二栅极结构120两侧基底中进行离子注入形成 第二源极、第二漏极(未示出）。第二源极、第二漏极的掺杂类型可根据在外围区II待形成 的M0S晶体管的类型确定。
[0105] 在本实施例中，第一侧墙和第二侧墙的材料相同，在回刻蚀第二侧墙材料层时，第 一侧墙也被刻蚀去除。
[0106] 使用本实施例的技术方案，形成快闪存储器。在该快闪存储器中，核心区I的第一 源极、第一漏极上表面基本未附着TE0S。即使在第一源极、第一漏极上表面附着TE0S，由于 第一侧墙的阻挡，第一源极、第一漏极上表面的TE0S量非常小，与现有技术相比较，不会对 后续金属硅化物阻挡层的形成构成阻挡。
[0107] 所以，后续工艺可以在第一源极、第一漏极上表面形成金属硅化物阻挡层。当形成 互连线结构时，电连接第一源极、第一漏极的导电插塞与金属硅化物接触，有效降低导电插 塞与第一源极之间、导电插塞与第一漏极之间的接触电阻，提高快闪存储器中的信号传递 速率，提升快闪存储器的性能。
[0108] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种快闪存储器的形成方法，其特征在于，包括： 提供基底，所述基底分为核心区和外围区，在所述核心区形成有多个相互隔开的第一 栅极结构，所述第一栅极结构包括第一介质层、位于所述第一介质层上的浮栅、位于所述浮 栅上的第二介质层、位于所述第二介质层上的控制栅，所述外围区形成有栅极结构材料层， 所述栅极结构材料层包括栅介质材料层和位于所述栅介质材料层上的栅极材料层； 在靠近所述第一栅极结构上表面的侧壁形成第一侧墙，相邻两个第一侧墙相互隔开； 形成第一侧墙后，图形化所述栅极结构材料层形成第二栅极结构，所述第二栅极结构 包括栅介质层和位于栅介质层上的栅极； 在所述第二栅极结构侧壁形成第二侧墙。
2. 如权利要求1所述的形成方法，其特征在于，在靠近第一栅极结构上表面的侧壁形 成第一侧墙的方法包括： 形成填充材料层，所述填充材料层填充相邻两第一栅极结构之间的空隙、所述核心区 与外围区之间的空隙，所述填充材料层的高度小于所述第一栅极结构的高度； 沉积第一侧墙材料层，所述第一侧墙材料层覆盖第一栅极结构、填充材料层和栅极结 构材料层； 去除第一栅极结构上、栅极结构材料层上的第一侧墙材料层，剩余第一栅极结构侧壁 的第一侧墙材料层，剩余的第一侧墙材料层作为第一侧墙； 去除所述填充材料层。
3. 如权利要求2所述的形成方法，其特征在于，去除第一栅极结构上、栅极结构材料层 上的第一侧墙材料层的方法为回刻蚀。
4. 如权利要求2所述的形成方法，其特征在于，所述填充材料层为底部抗反射层、深紫 外线吸收氧化层或零摩擦碳涂层。
5. 如权利要求4所述的形成方法，其特征在于，去除所述填充材料层的方法为灰化工 艺。
6. 如权利要求5所述的形成方法，其特征在于，在所述灰化工艺中使用02。
7. 如权利要求1所述的形成方法，其特征在于，所述第一侧墙的材料为SiO2, SION， SIC，SIN或掺氮碳化硅。
8. 如权利要求1所述的形成方法，其特征在于，所述第一侧墙底部至第一栅极结构上 表面的距离范围为200 A?1000 A。
9. 如权利要求1所述的形成方法，其特征在于，所述第一侧墙的线宽范围为20nm? 30nm〇
10. 如权利要求1所述的形成方法，其特征在于，在所述第二栅极结构侧壁形成第二侧 墙的方法包括： 使用TEOS工艺形成第二侧墙材料层，所述第二侧墙材料层覆盖基底、第一侧墙、第一 栅极结构和第二栅极结构，所述外围区的第二侧墙材料层高于第二栅极结构； 回刻蚀所述第二侧墙材料层，剩余第二栅极结构侧壁的第二侧墙材料层，剩余的第二 侧墙材料层作为第二侧墙； 在回刻蚀所述第二侧墙材料层时，所述第一侧墙也被刻蚀去除。
11. 如权利要求1所述的形成方法，其特征在于，形成所述第一栅极结构和栅极结构材 料层的方法包括： 在所述基底上形成第一介电材料层，在所述第一介电材料层上形成浮栅材料层，在所 述浮栅材料层上形成第二介电材料层； 去除所述外围区的第二介电材料层； 形成控制栅材料层，所述控制栅材料层覆盖剩余第二介电材料层和外围区的浮栅材料 层，在所述控制栅材料层上形成硬掩模层； 对所述硬掩模层进行图形化，图形化后的硬掩模层定义第一栅极结构和栅极结构材料 层的位置； 以图形化后的硬掩模层为掩模，刻蚀控制栅材料层、第二介电材料层、浮栅材料层、第 一介电材料层，在所述核心区形成第一栅极结构，所述外围区的剩余第一介电材料层作为 栅介质材料层，剩余的所述浮栅材料层、控制栅材料层的叠层结构作为栅极材料层。
12. 如权利要求11所述的形成方法，其特征在于，在形成所述第一栅极结构和栅极结 构材料层后，形成第一侧墙前，还包括： 在所述基底上形成位于第一栅极结构侧壁的第三侧墙； 以所述第三侧墙、图形化后的硬掩模层为掩模，在所述第一栅极结构两侧基底中形成 第一源极、第一漏极； 所述第一侧墙覆盖靠近所述第一栅极结构上表面的第三侧墙侧壁。
13. 如权利要求11所述的形成方法，其特征在于，图形化所述栅极结构材料层形成第 二栅极结构的方法包括： 对所述外围区的硬掩模层进行图形化，外围区的剩余硬掩模层定义第二栅极结构的位 置； 以所述外围区的剩余硬掩模层为掩模，刻蚀所述栅极结构材料层形成第二栅极结构。
14. 如权利要求11所述的形成方法，其特征在于，在形成所述第二侧墙后，还包括： 以所述第二侧墙为掩模，在所述第二栅极结构两侧的基底中形成第二源极、第二漏极。
15. 如权利要求14所述的形成方法，其特征在于，在形成所述第二源极、第二漏极后， 去除所述外围区的硬掩模层。
【文档编号】H01L21/336GK104517849SQ201310463674
【公开日】2015年4月15日 申请日期:2013年9月30日 优先权日:2013年9月30日
【发明者】张翼英, 宋以斌 申请人:中芯国际集成电路制造(上海)有限公司