专利名称：具有突发读取等待功能的与非型快闪存储装置的制作方法
技术领域：
本发明一般涉及一种半导体存储装置，具体而言，涉及一种NAND快闪存储装置。
背景技术：
为了从存储装置中读取数据，可以根据预定的时序，向NAND快闪存储装置中依次施加读取命令和地址。一旦输入了读取命令和地址，在固定的时间内，NAND快闪存储装置可以执行读出操作。存储在所选择的行的存储单元中的数据可以被传递给寄存器(称为“页面缓冲器电路”)。在读出操作期间，NAND快闪存储装置可以将准备好/忙信号R/nB保持在低状态。当所有数据被从存储单元传递到寄存器中时，将准备好/忙信号R/nB从低电平转换为高电平。此时，NAND快闪存储装置可以响应于可由存储器控制器提供的读取使能信号nRE的从高到低的转换而将存储在寄存器中的数据传送到数据缓冲块(pad)中。在读取使能信号nRE从低到高的转换期间，存储器控制器可以从数据缓冲块中得到数据。
在读取使能信号nRE的一个周期内，上述NAND快闪存储装置输出数据，而存储器控制器获取数据。在减少读取使能信号nRE的周期时间中，该数据输出和获取模式是主要的障碍。通常，存储器控制器(或主机)的操作速度比NAND快闪存储装置的操作速度要快。因此，将数据从NAND快闪存储装置中读出的速度受限于NAND快闪存储装置的速度。所以，存储器控制器的性能依赖于NAND快闪存储装置的性能。从而，当改进NAND快闪存储装置的性能时，也可以改进存储器控制器的性能。可以通过缩短读取使能信号nRE的时间周期来改进NAND快闪存储装置的性能。然而，在使用数据输出和获取模式的NAND快闪存储装置中，可能很难缩短读取使能信号nRE的时间周期。这将在后面进行详细描述。
图1描述了传统快闪存储装置的时序图。在图1中，如果准备好/忙信号R/nB从低电平转换为高电平，则存储器控制器可以向NAND快闪存储装置提供读取使能信号nRE1。NAND快闪存储装置也可以生成与读取使能信号nRE1同步的内部时钟信号INT_nRE1。可以通过缓冲读取使能信号nRE1而生成内部时钟信号INT_nRE1。然后，可使存储在寄存器中的数据与内部时钟信号INT_nRE1同步，以通过数据传递路径(包括列选通电路和数据输出电路)而传送。因为通过缓冲读取使能信号nRE1而生成内部时钟信号INT_nRE1，所以在读取使能信号nRE1和内部时钟信号INT_nRE1之间存在延迟时间tD1。类似地，因为通过数据传递路径来传送存储在寄存器中的数据，所以当在数据传递路径中发生延迟时间tD2之后，数据可以被加载在数据缓冲块上。也就是说，在内部时钟信号INT_nRE1从高电平转换到低电平并经过预定时间tD2之后，数据可加载在数据缓冲块上。
可以通过减少延迟时间tD1和tD2来改进NAND快闪存储装置的读取性能。然而，延迟时间tD1和tD2通常是固定的。因此，很难减少延迟时间tD1和tD2。一种用于改进NAND快闪存储装置的读取性能的方法可以是减少读取使能信号的时间周期。如上所述，在一个周期内，NAND快闪存储装置输出数据，而存储器控制器获取数据。然而，如图1所示，即使缩短了读取使能信号nRE2的时间周期，也不能改变延迟时间tD1和tD2。
本公开旨在克服与传统快闪存储装置相关的一个或多个问题。
发明内容
本公开的一个方面包括一种NAND快闪存储装置。该NAND快闪存储装置可以包括接口块，用于在读取操作期间接收外部读取使能信号，以输出内部时钟信号。该NAND快闪存储装置也可以包括缓冲器时钟控制电路，用于响应于数据输出使能信号和内部时钟信号而工作。该NAND快闪存储装置还可以包括缓冲器时钟生成电路，用于接收内部时钟信号并根据缓冲器时钟控制电路的控制输出而生成第一和第二缓冲器时钟信号。该NAND快闪存储装置还可以包括数据输出缓冲器电路，用于响应于第一和第二缓冲器时钟信号中的一个而依次输出所读取的数据，其中，当数据输出使能信号被激活时，所述缓冲器时钟控制电路控制缓冲器时钟生成电路生成具有信号脉冲的第二缓冲器时钟信号。
本公开的另一方面包括一种存储系统。该存储系统可以包括NAND快闪存储装置。该存储系统还可以包括存储器控制器，用于在读取操作期间向NAND快闪存储装置输出读取使能信号，并在经过了突发等待时间之后从NAND快闪存储装置中获取数据。
本公开的再一方面包括一种NAND快闪存储装置。该NAND快闪存储装置可以包括接口块，用于在读取操作期间接收外部读取使能信号，以输出内部时钟信号。该NAND快闪存储装置也可以包括缓冲器时钟控制电路，用于当数据输出使能信号被激活时，响应于内部时钟信号的第一个从高到低的转换而激活时钟使能信号。该NAND快闪存储装置还可以包括第一时钟生成器，用于响应于时钟使能信号生成第一缓冲器时钟信号以及指示第一时钟信号相对于内部时钟信号是否具有零相位差的锁定标记信号。该NAND快闪存储装置还可以包括第二时钟生成器，用于响应于数据输出使能信号、内部时钟信号和锁定标记信号而生成第二缓冲器时钟信号。该NAND快闪存储装置还可以包括选择电路，用于根据缓冲器时钟控制电路的控制输出而从第一缓冲器时钟信号和第二缓冲器时钟信号中选择一个。该NAND快闪存储装置还可以包括数据输出缓冲器电路，用于响应于选择电路选择的缓冲器时钟信号而依次输出所读取的数据，其中，当数据输出使能信号被激活时，所述第二缓冲器时钟生成电路生成具有单个脉冲的第二缓冲器时钟信号，并且其中，在输入外部读取使能信号并经过突发读取等待时间之后，所述第一缓冲器时钟生成电路生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号。
下面将参照附图详细说明本发明的示范性实施例，其中，类似的附图标记指示相同或相似的组件。在附图中图1是解释传统NAND快闪存储装置的数据输出时序的时序图；图2是解释根据本公开的示范性实施例的具有NAND快闪存储装置的存储系统的框图；图3是解释根据本公开的示范性实施例的在图2中示出的NAND快闪存储装置的框图；图4是解释根据本公开的示范性实施例的在图3中示出的缓冲器时钟控制电路的框图；图5是解释根据本公开的示范性实施例的在图3中示出的第二缓冲器时钟生成电路的框图；
图6是解释根据本公开的示范性实施例的在图5中示出的开关控制器的框图；图7是解释根据本公开的示范性实施例的NAND快闪存储装置的读取操作的时序图；图8是解释根据本公开的可替换的示范性实施例的NAND快闪存储装置的读取操作的时序图；以及图9是根据本公开的可替换的示范性实施例的在图3中示出的缓冲器时钟控制电路的框图。
具体实施例方式
图2是根据本公开的示范性实施例的具有NAND快闪存储装置的存储系统的框图。参照图2，存储系统包括NAND快闪存储装置1000和存储器控制器2000。NAND快闪存储装置1000可以以例如命令/地址/数据复用I/O的方式与存储器控制器2000通信。在示范性实施例中，当在读取操作期间输入命令/地址时，NAND快闪存储装置1000可以将准备好/忙信号(R/nB)激活为预定时间(例如读取时间)的低状态。在读取时间之后，NAND快闪存储装置1000可以将准备好/忙信号(R/nB)激活到高状态。存储器控制器2000可以响应于准备好/忙信号(R/nB)从低到高的转换而向存储装置1000提供读取使能信号nRE。在向存储装置1000提供读取使能信号nRE并且经过预定时间(例如，与突发读取等待时间/n个nRE周期(其中n为2或大于2的整数)对应的时间)之后，存储器控制器2000可以从存储装置1000中获取数据。此后，该功能可以被称为“突发读取等待(BRL)”功能。即使缩短读取使能信号nRE的周期，依赖于BRL功能，NAND快闪存储装置1000也能输出数据，并且存储器控制器2000在读取使能信号nRE的一个周期内获取数据。
图3是根据本公开的示范性实施例的在图2中示出的NAND快闪存储装置的框图。参照图3，NAND快闪存储装置1000包括用于存储数据信息的存储器单元阵列120、行译码器140、页面缓冲器160、列选择器180、地址计数器200以及控制逻辑220。存储器单元阵列120可以包括以行和列排列的存储器单元。例如，存储器单元可以排列为具有NAND串结构。另外，可以用任何其他合适的形式来排列存储器单元。可以由行译码器140来驱动存储器单元阵列120的行，由页面缓冲器160来驱动存储器单元阵列120的列。基于NAND快闪存储装置1000的操作模式，页面缓冲器160可以包括作为读出放大器而工作的页面缓冲器、以及写入驱动器。列选择电路180可以响应于来自地址计数器200的地址Co1ADD，以诸如x8、x16、x32等的确定单位选择页面缓冲器。可以由控制逻辑电路220来控制行译码器电路140、页面缓冲器电路160和列选择电路180。
控制逻辑电路220可以响应于可由接口块240提供的控制信号和命令而操作。此外，控制逻辑电路220可以被配置为控制NAND快闪存储装置的整个操作。具体地，如果在读取操作期间输入命令和地址，则控制逻辑电路220控制接口块240将准备好/忙信号(R/nB)激活为低状态。具体而言，接口块240包括用于存储准备好/忙信号(R/nB)的寄存器(未示出)。可以由控制逻辑电路220来设置接口块240的寄存器值。控制逻辑电路220在读取操作期间生成控制信号DOUT_EN作为数据输出使能信号。特定地，在将页面数据从存储器单元阵列120移动到页面缓冲器电路160之后(即，在读出操作结束或经过读取时间之后)，控制逻辑电路220激活控制信号DOUT_EN。在将页面数据从存储器单元阵列120移动到页面缓冲器电路160之后，控制逻辑电路220控制接口块240(或寄存器)，以便将准备好/忙信号(R/nB)激活到高状态。
当输入外部地址时，接口块240生成锁存信号ADDlch，且地址计数器200响应于该锁存信号ADDlch而对接口块240提供的地址ADD进行锁存。此外，接口块240输出与外部装置(例如存储器控制器)提供的读取使能信号nRE同步的内部时钟信号INT_nRE。由递增控制信号CNT_UP控制地址计数器200，其对响应于内部时钟信号INT_nRE而锁存的地址进行依次增加。例如，当激活递增控制信号CNT_UP时，地址计数器200对响应于内部时钟信号INT_nRE而锁存的地址进行依次增加。
在示范性实施例中，NAND快闪存储装置1000还包括缓冲器时钟控制电路260、第一和第二缓冲器时钟生成电路280和300、选择电路320以及数据输出缓冲器电路340。缓冲器时钟控制电路260可以响应于数据输出使能信号DOUT_EN和内部时钟信号INT_nRE来生成时钟使能信号DLL_EN。例如，在激活数据输出使能信号DOUT_EN之后，在内部时钟信号INT_nRE的第一个从高到低的转换期间，缓冲器时钟控制电路260激活时钟使能信号DLL_EN。此外，在激活时钟使能信号DLL_EN之后，缓冲器时钟控制电路260可以在内部时钟信号INT_nRE的第一个从高到低的转换期间激活递增控制信号CNT_UP。当激活递增控制信号CNT_UP时，地址计数器200依次增加响应于内部时钟信号INT_nRE而输入的地址。另外，当激活从第一时钟生成电路280输出的锁定标记信号F_LCOK时，缓冲器时钟生成电路260激活选择信号MUX_SEL。
第一时钟生成电路280响应于来自缓冲器时钟控制电路260的时钟使能信号DLL_EN而生成第一缓冲器时钟信号DLL_CLK。可以由延迟同步环电路形成第一缓冲器时钟生成电路280，第一缓冲器时钟生成电路280可以生成与内部时钟信号INT_nRE同步的第一缓冲器时钟信号DLL_CK。也就是说，第一缓冲器时钟生成电路280生成相对于内部时钟信号INT_nRE具有零相位差的第一缓冲器时钟信号DLL_CLK。此外，如果在第一缓冲器时钟信号DLL_CLK和内部时钟信号INT_nRE之间不存在相位差，则第一缓冲器时钟生成电路280激活锁定标记信号F_LOCK。
第二缓冲器时钟生成电路300响应于数据输出使能信号DOUT_EN、锁定标记信号F_LOCK和内部时钟信号INT_nRE而生成第二缓冲器时钟信号DOUT_PLS和标记信号F_LONG。例如，当激活数据输出使能信号DOUT_EN时，第二缓冲器时钟生成电路300输出具有单个脉冲的第二缓冲器时钟信号DOUT_PLS。如果当激活数据输出使能信号DOUT_EN且经过预定时间时，没有激活锁定标记信号F_LOCK，则第二缓冲器时钟生成电路300激活标记信号F_LONG并输出内部时钟信号INT_nRE作为第二缓冲器时钟信号DOUT_PLS。当激活标记信号F_LONG时，缓冲器时钟控制电路260去激活(deactivate)时钟使能信号DLL_EN。因此，第一时钟生成电路280不工作。如果激活锁定标记信号F_LOCK和数据输出使能信号DOUT_EN，并且经过了预定时间，则标记信号F_LONG被维持在去激活状态。
在示范性实施例中，标记信号F_LONG指示读取使能信号nRE具有长周期还是短周期。这些周期可以被如下定义当用于获取数据的存储器控制器操作依赖于上述延迟时间tD1和tD2(参见图1)时，读取使能信号nRE的周期被定义为短周期；当用于获取数据的存储器控制器操作不依赖于上述延迟时间tD1和tD2(参见图1)时，读取使能信号nRE的周期被定义为长周期。
选择器电路320响应于选择信号MUX_SEL，向数据输出缓冲器340输出第一和第二缓冲器时钟生成电路280和300的输出DLL_CLK和DOUT_PLS中的一个。在激活锁定标记信号F_LOCK之前，选择信号MUX_SEL被维持在非激活状态，并且当激活锁定标记信号F_LOCK时，激活选择信号MUX_SEL。当选择信号MUX_SEL被维持在非激活状态时，选择电路320选择第二缓冲器时钟生成电路300的输出DOUT_PLS，而当激活选择信号MUX_SEL时，选择电路320选择第一缓冲器时钟生成电路280的输出DLL_CLK。数据输出缓冲器电路340与来自选择电路320的时钟信号DOUT_CLK同步，以将数据CD_DATA从列选择电路180传递到接口块240。
可以通过生成相对于来自第一缓冲器时钟生成电路280的内部时钟信号具有零相位差的缓冲器时钟信号而去除内部时钟信号的延迟时间。因此，可以缩短将数据传递到数据缓冲块中所需的时间。所以，可以缩短读取使能信号nRE的周期时间。结果，可以改善NAND快闪存储装置1000及包括其的存储系统的读取功能。
图4是示出图3中的缓冲器时钟控制电路260的框图。参照图4，缓冲器时钟控制电路260包括第一到第三信号生成器261、262和263，分别被标示为GEN1、GEN2和GEN3。第一信号生成器261响应于内部时钟信号INT_nRE、数据输出使能信号DOUT_EN和标记信号F_LONG而生成时钟使能信号DLL_EN。例如，在将输出使能信号DOUT_EN激活到高状态中之后，第一信号生成器261响应于数据输出使能信号DOUT_EN的第一个从高到低的转换而激活时钟使能信号DLL_EN。当激活标记信号F_LONG时，第一信号生成器261也激活时钟使能信号DLL_EN。第二信号生成器262响应于时钟使能信号DLL_EN和内部时钟信号INT_nRE生成递增控制信号CNT_UP。例如，当激活时钟使能信号时，第二信号生成器262响应于内部时钟信号INT_nRE的从高到低的转换而将递增控制信号CNT_UP激活到高状态中。第三信号生成器263响应于时钟使能信号DLL_EN和锁定标记信号F_LOCK生成选择信号MUX_SEL。例如，当激活时钟使能信号DLL_EN时，第三信号生成器263响应于锁定标记信号F_LOCK激活选择信号MUX_SEL。
图5是示出图3中的第二时钟生成电路300的框图。参照图5，示范性实施例的第二时钟生成电路300包括脉冲生成器302、开关控制器304和开关306。
脉冲生成器302响应于数据输出使能信号DOUT_EN的激活(例如，从低到高的转换)而生成低有效脉冲信号。开关控制器304响应于数据输出使能信号DOUT_EN、内部时钟信号INT_nRE和锁定标记信号F_LOCK生成选择信号F_LONG。特别地，在激活数据输出使能信号DOUT_EN并经过预定时间(例如，存储装置的突发读取等待时间)之后，开关控制器304基于锁定标记信号F_LOCK的状态而激活作为标记信号的选择信号F_LONG。例如，在激活数据输出使能信号DOUT_EN并经过预定时间(例如，存储装置的突发读取等待时间)之后，当锁定标记信号F_LOCK被维持在非激活状态(即低电平)时，选择信号F_LONG被激活到高状态。这可能意味着读取使能信号nRE的周期较长。相反，在激活数据输出使能信号DOUT_EN并经过预定时间(例如，存储装置的突发读取等待时间)之后，当锁定标记信号F_LOCK被激活到低状态时，选择信号F_LONG被维持在低电平的非激活状态。这可能意味着读取使能信号nRE的周期较短。在这种情况下，选择信号F_LONG被用作为施加到图3的缓冲器时钟控制电路260的标记信号。
开关306可以被配置为接收脉冲生成器302的输出和内部时钟信号INT_nRE作为输入。开关306可以被配置为响应于选择信号F_LONG而输出第二缓冲器时钟信号DOUT_PLS。例如，当选择信号F_LONG被维持在激活状态时，开关306输出内部时钟信号INT_nRE作为第二缓冲器时钟信号DOUT_PLS。
图6是图5中的开关控制器304的框图。参照图6，在示范性实施例中，开关控制器304包括计数器304a、比较器304b和锁存器304c。
计数器304a可以响应于数据输出使能信号DOUT_EN的激活(例如，从低到高的转换)而工作，并基于内部时钟信号INT_nRE执行计数操作。比较器304b可以将计数器304a的输出CNT与参考值进行比较，以生成比较信号COMP。例如，当计数器304a的输出CNT小于参考值时，比较信号COMP被维持在非激活状态(即低电平)。另一方面，当计数器304a的输出CNT达到参考值时，比较信号COMP被激活到高状态。在示范性实施例中，可以由突发读取等待值来控制比较器304b的参考值。
当比较信号COMP被设置为高状态时，在内部时钟信号INT_nRE从低到高的转换期间，锁存器304c将锁定标记信号F_LOCK进行锁存，并输出标记信号F_LONG作为选择信号。当锁定标记信号F_LOCK具有高电平时，标记信号F_LONG被维持在低电平。当锁存的锁定标记信号F_LOCK具有低电平时，标记信号F_LONG被激活到高电平。
图7是解释根据所公开的示范性实施例的快闪存储装置的读取操作的时序图。如图7中所示，当基于预定时序依次输入第一命令CMD1、地址ADD和第二命令CMD2时，依次执行NAND快闪存储装置的读取操作。当输入地址ADD时，接口块240生成锁存信号ADDlch。地址计数器200响应于锁存信号ADDlch将来自接口块240的地址ADD进行锁存。被锁存的地址被施加到初始列地址A0和列选择电路180。当输入第二命令CMD2时，控制逻辑电路220控制接口块240以便将准备好/忙信号R/nB激活到低电平。当准备好/忙信号R/nB被维持在低电平时，页面缓冲器电路160根据控制逻辑电路220的控制信号而读取任意行/页面上的数据。也就是说，由页面缓冲器电路160执行读出操作。一旦完全地执行了读出操作，控制逻辑电路220将数据输出使能信号DOUT_EN激活到高状态。同时，控制逻辑电路220控制接口块240以便使准备好/忙信号R/nB处于非激活状态。
当数据输出使能信号DOUT_EN被激活到高状态时，列选择电路180响应于初始列地址A0选择页面缓冲器电路160的一部分页面缓冲器。所选择的页面缓冲器被传送到数据输出缓冲器电路340。同时，第二缓冲器时钟生成电路320响应于数据输出使能信号DOUT_EN的激活而生成具有低有效脉冲的第二缓冲器时钟信号DOUT_PLS。这时，因为标记信号F_LONG被维持在低电平的非激活状态，所以通过选择电路320将第二缓冲器时钟信号DOUT_PLS提供到数据输出缓冲器电路340。数据输出缓冲器电路340与第二缓冲器时钟信号DOUT_PLS同步，以通过接口块240将来自列选择电路180的数据D0输出到数据缓冲块DQ。
当准备好/忙信号R/nB被激活到高状态时，存储器控制器2000将读取使能信号nRE输出到NAND快闪存储装置1000作为外部时钟信号。在示范性实施例中，存储器控制器2000在经过预定的突发读取等待时间之后获取加载到数据缓冲块上的数据。
接口块240响应于读取使能信号nRE生成内部时钟信号INT_nRE。当激活数据输出使能信号DOUT_EN时，缓冲器时钟控制电路260响应于内部时钟控制电路260的第一个从高到低的转换而激活时钟使能信号DLL_EN到高状态。第一缓冲器时钟生成电路280响应于时钟使能信号DLL_EN而工作。如上所述，第一缓冲器时钟生成电路280包括延迟同步环电路。该延迟同步环电路可以在时钟使能信号DLL_EN之后的一个周期内生成相对于输入时钟具有零相位差的缓冲器时钟信号。本领域技术人员应当理解，需要2个或多于2个周期的延迟同步环电路可被用于生成相对于输入时钟具有零相位差的时钟信号。在示范性实施例中，可以将锁定标记信号F_LOCK延迟与延迟同步环电路所需的周期数目相等的时间。
如图7所示，在激活时钟使能信号DLL_EN之后，缓冲器时钟控制电路260响应于内部时钟信号INT_nRE从高到低(第二个周期)的转换而将递增信号CNT_UP激活到高状态。一旦激活了递增信号CNT_UP，则地址计数器200在每次内部时钟信号INT_nRE从高电平转换为低电平的时候都依次生成列地址(A1、A2、...等等)。以下述方式提供列地址以预定单位依次选择页面缓冲器电路160的页面缓冲器。
在内部时钟信号INT_nRE的从高到低的转换(第三个周期)期间，第一时钟生成电路280检测在激活时钟使能信号DLL_EN之后是否生成了相对于输入时钟具有零相位差的缓冲器时钟信号。在生成这样的信号的情况下，第一时钟生成电路280将锁定标记信号F_LOCK激活到高状态。当激活锁定标记信号F_LOCK时，缓冲器时钟控制电路260将选择信号MUX_SEL激活到高状态。这可以允许通过选择电路320将第一时钟生成电路的输出传送到数据输出缓冲器电路340。通过图7中所示的锁定标记信号F_LOCK的激活，标记信号F_LONG被持续维持在低电平的非激活状态中。
数据输出缓冲器电路340可以与选择器电路320输出的时钟信号DOUT_CLK(即第一缓冲器时钟信号)同步，以依次向数据缓冲块输出除去第一数据D0之外的剩余数据(D1、D2、...等等)。此外，存储器控制器2000可以在经过突发读取等待时间(例如2个nRE周期时间)之后的读取使能信号nRE的每个从低到高的转换期间获取加载到数据缓冲块上的数据。
如图7所示，在读取使能信号nRE从高电平转换到低电平并经过预定的时间D2之后，数据被加载到数据缓冲块上。因此，因为去除了内部时钟信号INT_nRE的延迟时间，所以可以减少读取使能信号nRE的周期时间。因此，可以改进本发明的NAND快闪存储装置和包括其的存储系统的读取功能。
图8是解释根据所公开的可替换的示范性实施例的快闪存储装置的读取操作的时序图。除了下面所述的差异外，图8中的读取操作与图7中的读取操作相同。
如图8所示，当激活时钟使能信号DLL_EN时，如果在预定点(即内部时钟信号INT_nRE的第三个从高到低的转换点)没有激活锁定标记信号F_LOCK，则第二时钟生成电路300的开关控制器304将作为选择信号的标记信号F_LONG激活到高状态。这可以允许开关306选择内部时钟信号INT_nRE。同时，因为没有激活锁定标记信号F_LOCK，所以选择信号MUX_SEL被持续维持在低电平的非激活状态中。因此，选择电路320将从第二时钟生成电路300输出的缓冲器时钟信号DOUT_PLS施加到数据输出缓冲器电路340。缓冲器时钟控制电路260响应于锁定标记信号F_LOCK的激活而去激活时钟使能信号DLL_EN。这可以允许第一缓冲器时钟电路280被去激活，使得可以降低不希望的功率消耗。
本公开的NAND快闪存储装置的突发读取等待时间是可变的。具体而言，可以通过控制时钟使能信号DLL_EN的激活点而改变所述突发读取等待时间。例如，如图9所示，缓冲器时钟控制电路260的第一信号生成器261可以被配置为根据突发读取等待值BRL来确定时钟使能信号DLL_EN的激活点。具体而言，当激活数据输出使能信号DOUT_EN时，依赖于外部源提供的突发读取等待值BRL，缓冲器时钟控制电路260的第一信号生成器261在第i个周期中(其中，i是具有≥1的整数值的BRL值)的内部时钟信号INT_nRE的从高到低的转换期间激活时钟使能信号DLL_EN。
如上所述，在已经经过突发读取等待时间之后，存储器控制器2000可以从本公开的NAND快闪存储装置1000中获取数据。然而，在经过了突发读取等待时间之后，可以从读取使能信号nRE的每个周期中去除延迟时间tD1。因此，突发读取等待时间可以比延迟时间tD1和获取数据所需的多个周期的总和略短。所以，对于存储器控制器2000来说，可以减少获取页面数据所需的时间。
如上所述，可以通过去除内部时钟信号INT_nRE的延迟时间tD1来减少读取使能信号nRE的周期时间。因此，可以改进NAND快闪存储装置和包括其的存储系统的读取操作。
已经使用示范性实施例描述了本发明，然而，应当明白，本发明的范围并不仅仅限于所公开的实施例。相反，本发明的范围意欲涵盖各种修改和类似的配置。因此，权利要求书的范围应当与最宽的解释一致，以涵盖所有这样的修改和类似配置。
对相关申请的交叉引用本申请要求于2005年9月12日提交的韩国专利申请第2005-84731下的优先权，其主题通过参照而被合并于此。
权利要求
1.一种NAND快闪存储装置，包括接口块，用于在读取操作期间接收外部读取使能信号，以输出内部时钟信号；缓冲器时钟控制电路，用于响应于数据输出使能信号和内部时钟信号而工作；缓冲器时钟生成电路，用于接收内部时钟信号并根据缓冲器时钟控制电路的控制输出而生成第一和第二缓冲器时钟信号；数据输出缓冲器电路，用于响应于第一和第二缓冲器时钟信号中的一个而依次输出所读取的数据，其中，当数据输出使能信号被激活时，所述缓冲器时钟控制电路控制所述缓冲器时钟生成电路生成具有单个脉冲的第二缓冲器时钟信号。
2.根据权利要求1所述的NAND快闪存储装置，其中，所述数据输出缓冲器电路与第二缓冲器时钟信号同步，以向数据缓冲块输出数据。
3.根据权利要求1所述的NAND快闪存储装置，其中，当生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号时，缓冲器时钟控制电路控制缓冲器时钟生成电路将内部时钟信号传递到数据输出缓冲器电路。
4.根据权利要求1所述的NAND快闪存储装置，其中，当没有生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号时，缓冲器时钟控制电路控制缓冲器时钟生成电路，使得将作为第二缓冲器时钟信号的内部时钟信号传递到数据输出缓冲器电路。
5.根据权利要求1所述的NAND快闪存储装置，其中，缓冲器时钟生成电路响应于内部时钟信号的第一个从高到低的转换而激活时钟使能信号。
6.根据权利要求5所述的NAND快闪存储装置，其中，所述缓冲器时钟生成电路包括第一时钟生成器，响应于时钟使能信号生成第一缓冲器时钟信号，并生成指示是否生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号的锁定标记信号；第二时钟生成器，响应于数据输出使能信号、内部时钟信号和锁定标记信号生成第二缓冲器时钟信号；以及选择器，根据缓冲器时钟控制电路的控制输出，传递第一缓冲器时钟信号和第二缓冲器时钟信号中的一个。
7.根据权利要求6所述的NAND快闪存储装置，其中，在生成锁定标记信号之前，缓冲器时钟控制电路控制选择器将具有单个脉冲的第二缓冲器时钟信号传递到数据输出缓冲器电路。
8.根据权利要求6所述的NAND快闪存储装置，其中，当生成锁定标记信号时，缓冲器时钟控制电路控制选择器将第一缓冲器时钟信号传递到数据输出缓冲器电路。
9.根据权利要求6所述的NAND快闪存储装置，其中，在没有生成锁定标记信号且经过突发读取等待时间之后，缓冲器时钟控制电路控制数据输出缓冲器电路将作为第二缓冲器时钟信号的内部时钟信号传递到数据输出缓冲器电路。
10.根据权利要求6所述的NAND快闪存储装置，其中，当没有生成锁定标记信号时，缓冲器时钟控制电路去激活时钟使能信号，以去激活第一缓冲器时钟生成器。
11.根据权利要求6所述的NAND快闪存储装置，其中，通过改变时钟使能信号的激活时间而改变突发读取等待时间。
12.根据权利要求6所述的NAND快闪存储装置，其中，所述第一时钟生成电路包括延迟同步环电路。
13.根据权利要求6所述的NAND快闪存储装置，其中，在激活时钟使能信号之后，缓冲器时钟控制电路响应于内部时钟信号的第一个从高到低的转换而生成递增控制信号。
14.根据权利要求13所述的NAND快闪存储装置，还包括地址计数器，用于在读取操作期间接收外部地址，以依次生成一个或多个内部地址，其中，所述地址计数器与内部时钟信号同步，以当激活递增控制信号时，依次生成一个或多个内部地址。
15.根据权利要求14所述的NAND快闪存储装置，还包括页面缓冲器电路，从存储器单元阵列中读取页面数据；以及列选择电路，响应于从地址计数器输出的内部地址，以预定单位选择页面缓冲器电路的页面数据，并将所选择的数据作为读取数据输出到数据输出缓冲器电路中。
16.一种存储系统，包括NAND快闪存储装置；以及存储器控制器，用于在读取操作期间向NAND快闪存储装置输出读取使能信号，并在经过了突发等待时间之后从NAND快闪存储装置中获取数据。
17.根据权利要求16所述的存储系统，其中，所述NAND快闪存储装置包括接口块，用于接收读取使能信号，以输出内部时钟信号；缓冲器时钟控制电路，用于响应于数据输出使能信号和内部时钟信号而工作；缓冲器时钟生成电路，用于接收内部时钟信号并根据缓冲器时钟控制电路的控制输出而生成第一和第二缓冲器时钟信号；以及数据输出缓冲器电路，用于响应于第一和第二缓冲器时钟信号中的一个而依次输出所读取的数据。
18.根据权利要求17所述的存储系统，其中，当激活数据输出使能信号时，所述缓冲器时钟控制电路控制缓冲器时钟生成电路以生成具有单个脉冲的第二缓冲器时钟信号，并且其中，在输入读取使能信号并经过了突发读取等待时间之后，所述缓冲器时钟控制电路控制缓冲器时钟生成电路生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号。
19.根据权利要求18所述的存储系统，其中，所述数据输出缓冲器电路与第二缓冲器时钟信号同步，以向数据缓冲块输出数据。
20.根据权利要求18所述的存储系统，其中，当生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号时，缓冲器时钟控制电路控制缓冲器时钟生成电路将第一缓冲器时钟信号传递到数据输出缓冲器电路。
21.根据权利要求18所述的存储系统，其中，当没有生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号时，缓冲器时钟控制电路控制缓冲器时钟生成电路以将作为第二缓冲器时钟信号的内部时钟信号传递到数据输出缓冲器电路。
22.一种NAND快闪存储装置，包括接口块，用于在读取操作期间接收外部读取使能信号，以输出内部时钟信号；缓冲器时钟控制电路，用于当数据输出使能信号被激活时，响应于内部时钟信号的第一个从高到低的转换而激活时钟使能信号；第一时钟生成器，用于响应于时钟使能信号生成第一缓冲器时钟信号以及指示第一时钟信号相对于内部时钟信号是否具有零相位差的锁定标记信号；第二时钟生成器，用于响应于数据输出使能信号、内部时钟信号和锁定标记信号而生成第二缓冲器时钟信号；选择电路，用于根据缓冲器时钟控制电路的控制输出而从第一缓冲器时钟信号和第二缓冲器时钟信号中选择一个；以及数据输出缓冲器电路，用于响应于选择电路选择的缓冲器时钟信号而依次输出所读取的数据，其中，当数据输出使能信号被激活时，所述第二缓冲器时钟生成电路生成具有单个脉冲的第二缓冲器时钟信号，并且其中，在输入外部读取使能信号并经过突发读取等待时间之后，所述第一缓冲器时钟生成电路生成相对于内部时钟信号具有零相位差的第一缓冲器时钟信号。
23.根据权利要求22所述的NAND快闪存储装置，其中，在生成锁定标记信号之前，所述缓冲器时钟控制电路控制选择电路将具有单个脉冲的第二缓冲器时钟信号传递到数据输出缓冲器电路。
24.根据权利要求22所述的NAND快闪存储装置，其中，当生成锁定标记信号时，所述缓冲器时钟控制电路控制选择电路将第一缓冲器时钟信号传递到数据输出缓冲器电路。
25.根据权利要求22所述的NAND快闪存储装置，其中，在没有生成锁定标记信号且经过了突发等待时间之后，所述缓冲器时钟控制电路控制选择电路将作为第二缓冲器时钟信号的内部时钟信号传递到数据输出缓冲器电路。
26.根据权利要求22所述的NAND快闪存储装置，其中，当没有生成锁定标记信号时，所述缓冲器时钟控制电路去激活时钟使能信号，以去激活第一缓冲器时钟生成器。
27.根据权利要求22所述的NAND快闪存储装置，其中，通过改变时钟使能信号的激活时间而改变突发读取等待时间。
28.根据权利要求22所述的NAND快闪存储装置，其中，所述第一缓冲器时钟生成电路包括延迟同步环电路。
29.根据权利要求22所述的NAND快闪存储装置，其中，在激活时钟使能信号之后，缓冲器时钟控制电路响应于内部时钟信号的第一个从高到低的转换而生成递增控制信号。
30.根据权利要求29所述的NAND快闪存储装置，还包括地址计数器，用于在读取操作期间接收外部地址，以依次生成一个或多个内部地址，其中，所述地址计数器与内部时钟信号同步，以当激活递增控制信号时，依次生成一个或多个内部地址。
31.根据权利要求30所述的NAND快闪存储装置，还包括页面缓冲器电路，从存储器单元阵列中进行读取；以及列选择电路，响应于从地址计数器输出的内部地址，以预定单位选择页面缓冲器电路的页面数据，并将所选择的数据作为读取数据输出到数据输出缓冲器电路中。
全文摘要
一种NAND快闪存储装置，可以包括接口块，用于在读取操作期间接收外部读取使能信号，以输出内部时钟信号。该NAND快闪存储装置也可以包括缓冲器时钟控制电路，用于响应于数据输出使能信号和内部时钟信号而工作。该NAND快闪存储装置还可以包括缓冲器时钟生成电路，用于接收内部时钟信号并根据缓冲器时钟控制电路的控制输出而生成第一和第二缓冲器时钟信号。该NAND快闪存储装置还可以包括数据输出缓冲器电路，用于响应于第一和第二缓冲器时钟信号中的一个而依次输出所读取的数据，其中，当数据输出使能信号被激活时，所述缓冲器时钟控制电路控制缓冲器时钟生成电路生成具有单个脉冲的第二缓冲器时钟信号。
文档编号G11C16/32GK1933028SQ20061015153
公开日2007年3月21日 申请日期2006年9月11日 优先权日2005年9月12日
发明者黄相元 申请人:三星电子株式会社