具有读取定时信息的多数据速率存储器的制造方法
【专利摘要】一种存储器(14或24)包括存储器阵列(18或26)、读取电路(20或28)和选通发生器(22或30)。所述读取电路被配置用于响应于读取请求提供来自所述存储器阵列的读取数据，其中所述读取电路根据第一时钟提供所述读取数据。所述选通发生器被配置用于提供所述读取数据的选通信号，其中所述选通发生器根据第二时钟提供所述选通信号。所述第二时钟以30度到150度的范围内的相位与所述第一时钟异相。
【专利说明】具有读取定时信息的多数据速率存储器
【技术领域】
[0001]本公开总的来说涉及多数据速率存储器，更具体地，涉及具有有助于执行由存储器提供的数据的读取的定时信息的多数据速率存储器。
【背景技术】
[0002]多数据速率存储器现已普及，尤其是对于DRAM，但对于其它类型的存储器(例如，非易失性存储器)也变得很普及。最常见的，它们是双数据速率(DDR)存储器，其中数据在时钟周期的两个一半部分上提供。在通过控制器的DDR存储器的读取中，DDR存储器以数据突发提供数据，其伴随着数据选通(strobe)信号(有时也被称为DQS信号)，该数据选通信号在读取数据时给控制器提供帮助。这种达到两倍时钟频率的数据推动能够读取的极限。DQS信号被控制器内的DQS电路非常仔细地延迟，以使得数据可以被正确读取。该DQS电路通常在实现有效读取中是非常重要的，但该电路可能对温度、电压以及工艺变化敏感。因此，DQS电路的有效设计会是费时的，并且需要比延迟电路通常要求的大得多的空间。由于DQS电路的敏感性，对于这样的延迟电路，工艺改进可能实际上产生可靠性问题。
[0003]因此，在给从多数据速率存储器读取的数据提供定时方面需要提供进一步改进。
[0004]概述
[0005]根据本公开的一个实施例，提供了一种存储器，包括:存储器阵列；读取电路，其耦接到所述存储器阵列，并且被配置为响应于读取请求提供来自所述存储器阵列的读取数据，其中所述读取电路根据第一时钟提供所述读取数据；以及选通发生器，被配置用于提供所述读取数据的选通信号，其中所述选通发生器根据第二时钟提供所述选通信号，该第二时钟以30度到90度的相位与所述第一时钟异相。
[0006]根据本公开的另一个实施例，提供了一种具有存储器阵列的存储器中的方法包括:接收读取请求；以及响应所述读取请求:根据第一时钟提供来自所述存储器阵列的读取数据，以及根据第二时钟提供所述读取数据的选通信号，其中所述第二时钟以在30度到150度的范围内的相位与所述第一时钟异相。
[0007]根据本公开的又一实施例，提供了一种存储器系统，包括:存储器控制器，被配置用于提供第一时钟、第二时钟和读取请求的，其中所述第二时钟和所述第一时钟异相30度到150度的范围内的相位；以及存储器，耦接到所述存储器控制器，并且被配置用于接收所述第一时钟、所述第二时钟和所述读取请求，所述存储器包括:存储器阵列；读取电路，耦接到所述存储器阵列，并且被配置用于响应于读取请求将来自所述存储器阵列的读取数据提供给所述存储器控制器，其中所述读取电路根据第一时钟将所述读取数据提供给所述存储器控制器；以及选通发生器，被配置用于将所述读取数据的选通信号提供给所述存储器控制器的，其中所述选通发生器根据第二时钟提供所述选通信号。
[0008]根据本公开的又一实施例，提供了一种用于与存储器接口连接的存储器控制器，包括:地址/控制终端，所述地址/控制终端被配置用于对所述存储器寻址来从所述存储器请求读取数据；时钟终端，所述时钟终端被配置用于给所述存储器提供真数据时钟和互补数据时钟，以请求所述读取数据在所述真和互补时钟的一致的边缘之间被提供；相位终端，所述相位终端被配置用于给所述存储器提供真相位时钟和互补相位时钟以辅助所述存储器生成选通信号，所述真相位时钟和互补相位时钟与所述真和互补数据时钟异相；数据终端，所述数据终端被配置用于接收从所述存储器请求的所述读取数据以用于感测；以及选通终端，所述选通终端被配置用于响应于来自所述存储器的选通信号对所述感测进行钟控。
[0009]根据本公开再一实施例，提供了一种用于操作存储器控制器的方法，所述存储器控制器用于与存储器接口连接，所述存储器响应于真相位时钟和互补相位时钟提供选通信号，所述方法包括:生成对于读取数据的请求以供所述存储器使用；提供真数据时钟和互补数据时钟以供所述存储器使用，以请求所述读取数据在所述真和互补时钟的一致的边缘之间提供；提供真相位时钟和互补相位时钟以供所述存储器使用，以辅助所述存储器生成所述选通信号，所述真和互补相位时钟与所述真和互补数据时钟异相；提供数据终端，所述数据终端被配置来接收从所述存储器请求的所述读取数据以用于感测；以及提供选通终端，所述选通终端被配置用于响应于来自所述存储器的选通信号对所述感测进行钟控。
[0010]根据本公开又一实施例，还提供了一种用于与存储器接口连接的存储器控制器，包括:地址/控制终端，所述地址/控制终端被配置来从所述存储器请求读取数据；时钟终端，所述时钟终端被配置用于给所述存储器提供真数据时钟和互补数据时钟，以请求所述读取数据在所述真和互补时钟的一致的边缘之间提供；相位终端，所述相位终端被配置用于给所述存储器提供真相位时钟和互补相位时钟以供所述存储器使用，以提供选通信号，所述真相位时钟和互补相位时钟以第一预定量与所述真和互补数据时钟异相，所述选通信号以第二预定量与所述真和互补数据时钟异相；以及数据终端，所述数据终端被配置用于接收从所述存储器请求的所述读取数据以用于感测；以及选通终端，所述选通终端被配置用于响应于来自所述存储器的选通信号对所述感测进行钟控。
【专利附图】
【附图说明】
[0011]通过举例的方式说明本发明，并且本发明不受附图的限制，在附图中，类似的参考符号表示类似的元素。附图中的元素是出于简明的目的而示出的，并不一定按比例绘制。
[0012]图1是根据一实施例的具有存储器的系统的框图；
[0013]图2是用于图1的系统中的信号的时序图；
[0014]图3是图1的存储器的框图；
[0015]图4是可以替代图1的存储器的存储器的框图；以及
[0016]图5是用于图1的系统中的存储器控制器的一部分。
【具体实施方式】
[0017]在具有多速率存储器和控制器的系统中，多速率存储器以多个时钟速率提供数据，并且也提供了相对于数据的开始被延迟的选通脉冲。这样的结果是一种更简单的方式来提供用于通过控制器从存储器读取数据的定时。参考附图和下面的说明将更好地理解此。
[0018]在此，当涉及使信号、状态位、或类似的装置呈现为其逻辑真或逻辑假状态时，分别使用术语“断言(assert)”或“设置”以及“反(negate) ”(或，“去断言(deassert)”或“清除(clear)”)。如果逻辑真状态是逻辑电平“ 1”，则逻辑假状态是逻辑电平“O”。如果逻辑真状态是逻辑电平“O”，则逻辑假状态是逻辑电平“I”。
[0019]图1所示的系统10包括存储器控制器12和能以多数据速率操作的存储器14。在该特定情形下，速率是时钟频率的两倍。这对于多数据速率存储器是常见的，但四倍数据速率存储器也可以是可行的。存储器控制器12从存储器14读取数据，以及将数据写入存储器14。存储器控制器12给存储器14提供时钟以及地址和其它控制信号。为了写入存储器14，存储器控制器12向存储器14提供DQS信号。为了从存储器14读取数据，存储器控制器12从存储器14接收DQS信号。时钟信号包括分别作为主时钟及其补的时钟信号C和Cb。时钟信号还包括相移时钟PSC和互补相移时钟PSCb。用于读取的DQS信号包括数据选通信号DQS和互补数据选通信号DQSb。
[0020]图2所示的是用于读取操作的时序图，示出了时钟信号C和Cb、相移时钟PSC和PSCb、读取数据DO、DU D2和D3、数据选通信号DQS和DQSb。时钟C和Cb以及相移时钟PSC和PSCb通常不间断操作，并且可以被称为自由运转时钟。本该例子中，有四个数据节拍(data beat);对于每一个读取数据D0、D1、D2和D3 —个。数据节拍出现在时钟C和Cb的连续边沿之间。时钟C和Cb的每个相符一致的边沿可以被称为“标杆(picket)”。因此，数据节拍可以被认为处于两个连续的标杆之间。在读取操作期间从存储器14提供读取数据。数据选通信号DQS和DQSb仅在读取操作期间操作，并且被从存储器14提供，以提供用于存储器控制器12正确读取该读取数据的定时。当不发生读取时，数据选通DQS处于逻辑低，而互补数据选通DQSb处于逻辑高。如图2所示，在时间t0，当时钟C从逻辑低切换至逻辑高，互补时钟Cb从逻辑高切换至逻辑低，并且相移时钟PSC处于逻辑低而相移时钟PSCb处于逻辑高，数据选通DQS处于逻辑低而数据选通DQSb处于逻辑高时，读取数据就开始被发送到存储器控制器12。
[0021]在时间tl，读取数据DO已具有充足的时间以处于被读取的状态。这个时间点是读取的建立时间的开始。数据必须在充足的时间有效，以被可靠地读取。在时间t2，相移信号PSC和PSCb切换逻辑状态。响应于相移信号PSC和PSCb切换状态，选通信号DQS切换至逻辑高，而DQSb信号切换至逻辑低，使得能够开始感测。为了使感测可靠，数据须在充足的时间保持处于有效状态。该时间通常被称为保持时间。在该例子中提供的保持时间是从时间t2到时间t3。在时间t3，数据DO开始变化到无效状态。在时间t4，时钟C和Cb切换状态，这完成时钟C和Cb的半个周期，并且读取数据Dl开始变为激活(active)。这也完成了一个数据节拍。在时间t5，数据Dl变得有效，因此开始用于读取数据Dl的读取的建立时间周期。在时间t6，响应于数据选通信号DQS切换至逻辑低和数据选通信号DQSb切换至逻辑高(其又响应于相移时钟PSC和PSCb分别切换至逻辑低和逻辑高)，读取开始。在时间t7，读取数据Dl不再有效，并且保持时间结束。在时间t8，随着时钟C切换至逻辑高以及互补时钟切换到至逻辑低，对于读取数据Dl的数据节拍结束。这完成了具有两个数据节拍的时钟C周期，其中读取数据DO和Dl已被提供给存储器控制器12，并开始读取数据D3的第三节拍。这也是其中读取数据D2开始显现的第二时钟周期的开始。在时间t9，数据D2变得有效并且建立时间开始。在时间tlO，响应于数据选通信号DQS切换至逻辑高和互补的DQSb切换至逻辑低，开始读取读取数据D2。处理过程继续完成D2的读取，并且随后在数据选通信号DQS切换至逻辑低并且互补的DQSb切换至逻辑高的时间tll，开始读取数据D3的读取。在时间tl2，读取数据D3的读取完成，该时间tl2即是时钟C和互补时钟Cb分别切换到逻辑高和逻辑低时。从时间tO到tl2，两个完整的时钟C的周期和四个数据节拍完成。
[0022]数据选通信号DSQ和DSQb所提供的定时，提供了数据信号DO、DU D2和D3的读取何时开始的精确定时。所提供的相位差是90度。即，选通信号DQS的上升沿被相对于时钟C延迟四分之一周期，周期为360度。数据本身被相对于时钟C定时，但是该数据的感测需要被相对于时钟C延迟，以用于读取该数据。在传输数据至存储器控制器12时，存储器14提供90度延迟。该90度相移提供了相等的建立时间和保持时间，这通过访问用于启动数据到存储器控制器12的传送的时钟(时钟C或Cb)很容易获得。因此，对于利用时钟C传输数据的存储器14，随后相比于基于接收数据选通建立延迟(其在传输时没有期望的定时，如在符合相关的JEDEC标准的典型DDR DRAM中的情况中的那样)，数据选通DQS的精确延迟相对简单。
[0023]图3所示的是存储器14，它详细示出了耦接到读/写控制电路20的阵列18和从耦接到读/写控制电路20的存储器控制器12接收相移时钟PSC和互补相移时钟PSCb的选通发生器22。阵列18存储数据，其被响应于控制储存器12提供的地址/控制信号和时钟信号C和Cb而提供作为读取数据。响应于读/写控制电路20指示读取数据已被传输至存储器控制器12，选通发生器开始提供数据选通信号DQS和DQSb。当被提供时，数据选通信号以最小延迟跟随相移时钟PSC的边沿。这示出了存储器14从存储器控制器12接收时钟C和相移时钟PSC两者，其中相移时钟偏移了 90度。通过存储器控制器12容易地生成该90度的差，并且随后被传输至存储器14的时钟C和相移时钟PSC维持该90度的差。随后，利用该相移时钟PSC生成数据选通信号DQS，以非常精确地具有90度的偏移。时钟C和相移时钟PSC可以由双倍的时钟C(doubled clock C)生成。因为时钟C和相移时钟PSC经过固有地基本上相同的路径，并且可以被设计得非常一致，所以90度的相移被维持。
[0024]如果期望不同的相移，则可以使用相同的方法来生成和维持所要求的相移。例如，建立时间要求与保持时间迥然不同。因此，如果建立时间要求相对较短，则可能期望30度的相移。另一方面，如果保持时间要求相对较短，则可能期望150度的延迟。
[0025]图4所示的是存储器14的替代存储器24，它有耦接到读/写控制电路28的阵列26、耦接到读/写控制电路28的选通发生器30、以及2x时钟发生器32。在这种情况下，时钟C和相移时钟PSC生成2x时钟2xc，其是时钟C的频率的两倍。利用时钟相移时钟PSC与时钟C异相90度，2x时钟2xc可以容易地利用异或电路生成。2x时钟2xc在形成读/写控制电路28的双数据速率输出方面是有用的。当读/写控制电路28在准备提供数据时，它信号通知选通发生器30以提供数据选通信号DQS和互补数据选通信号DQSb。通过使其边沿(在正向行进和负向行进之间交替)被2x时钟2xc的负边沿触发而获取该数据选通信号DQS。互补数据选通时钟DQSb简单地是数据选通时钟DQS的反。原理相同之处在于，相移时钟PSC和时钟C经过非常相似的路径，因此维持了由存储器控制器12为其生成的相移。
[0026]图5所示的是读取电路40，其是存储器12的一部分，包括:缓冲器42，其接收数据选通信号DQS和DQSb并将缓冲的数据选通信号BDQS提供给边沿触发的触发器44的时钟输入C ;边沿触发的触发器44、边沿触发的触发器46 ;读取FIF048 ;读取FIF050 ;多路复用器52 ;以及，总线接口 54，其具有耦接到系统总线的输出。触发器44具有被耦接以接收数据D的数据输入和耦接到读取FIF048的输入的输出Q。触发器46具有用于接收缓冲的数据选通信号BDQS的反时钟输入、用于接收读取数据D的数据输入、以及耦接到读取FIF050的输入的输出Q。多路复用器52具有耦接到读取FIF048的输出的第一输入、耦接到读取FIF050的输出的第二输入、以及耦接到总线接口 54的输入的输出。读取数据D也可以被缓冲。缓冲的数据选通信号BDQS的生成可以不需要数据选通信号DQS和DQSb两者。
[0027]在操作中，如图2所示，在时间t0，触发器44在时钟C的上升沿接收读取数据D。随后，在时间t2，读取数据D (在该阶段，其是数据D0)被通过缓冲的数据选通BDQS的上升沿钟控到触发器44中。随后，触发器44将该读取数据加载到读取FIF048中。随后，在时间t4，时钟C的下一边沿(也就是互补时钟Cb的上升沿)，读取数据D被触发器46接收。在时间t6，缓冲的数据选通BDQS切换至逻辑低，这使触发器46加载读取数据Dl的状态，其随后加载FIF050以读取数据Dl的状态。这一直持续，直到被读取的所有数据被加载到FIF048和FIF050中。在该时候，随着数据被请求提供到系统总线上，多路复用器52在将数据提供给总线接口 54过程中在读取FIF048和FIF050之间交替，总线接口 54反过来又将数据提供到系统总线上。
[0028]正如可以看到的，通过触发器44和46对数据的读取受缓冲的数据选通BDQS钟控，这可以将时钟C和在触发触发器44和46中的期望的延迟之间的非常精确的关系提供为时钟周期的百分之几。在该例子中，选择90度(作为百分比，其是周期的25%)作为用于提供触发器44和46所需的建立时间和保持时间的优化选择。
[0029]至此，应了解，已经提供了包含了存储器阵列、读取电路和选通发生器的存储器。所述读取电路耦接到所述存储器阵列，并且被配置用于响应于读取请求提供来自所述存储器阵列的读取数据。所述读取电路根据第一时钟提供所述读取数据。所述选通发生器被配置来提供所述读取数据的选通信号。所述选通发生器根据第二时钟提供所述选通信号，所述第二时钟与所述第一时钟异相30度到150度的范围内的相位。所述存储器可以进一步特征在于:所述选通发生器被配置用于在所述第二时钟的上升沿和下降沿转换所述选通信号。所述存储器可以进一步特征在于:所述选通发生器被配置用于接收所述第二时钟和所述第二时钟的反，并且被配置用于在所述第二时钟和所述第二时钟的反的过零处转换选通信号。所述存储器可以进一步特征在于:所述第二时钟和所述第一时钟异相90度。所述存储器可以进一步特征在于:所述第一时钟和所述第二时钟具有不同的频率。所述存储器可以进一步特征在于:所述读取电路被配置用于在所述第一时钟的上升沿和下降沿提供读取数据的数据节拍。所述存储器可以进一步特征在于:所述读取电路被配置用于在所述第一时钟的上升沿和紧接的下降沿之间提供多个数据节拍。所述存储器可以进一步特征在于:所述读取电路被配置用于将所述读取数据提供给存储器控制器，以及所述选通发生器被配置用于将所述选通信号提供给存储器控制器。所述存储器可以进一步特征在于:所述读取电路被配置用于从所述存储器控制器接收所述第一时钟，以及所述选通发生器被配置用于从所述存储器控制器接收所述第二时钟。所述存储器可以进一步特征在于:所述选通发生器被配置来接收第三时钟，其中所述第三时钟由所述第一时钟和所述第二时钟的组合而生成，并且具有比所述第一时钟和所述第二时钟每一个都高的频率。所述存储器可以进一步特征在于:所述读取电路被配置用于在所述第三时钟的第一类型边沿提供所述读取数据，以及所述选通发生器被配置用于在所述第三时钟的与所述第一类型边沿不同的第二类型边沿转换所述选通信号，其中所述第一类型边沿和所述第二类型边沿各自是上升沿或下降沿其中之一。所述存储器可以进一步特征在于:所述选通信号的每一转换都出现在所述读取数据的相应数据节拍期间。
[0030]还公开了一种用于存储器的方法。所述方法包括接收读取请求。为了响应接收所述读取请求，根据第一时钟提供来自所述存储器阵列的读取数据，以及根据第二时钟提供所述读取数据的选通信号，其中所述第二时钟以在30度到150度的范围内的相位与所述第一时钟异相。所述方法可以进一步特征在于:提供所述读取数据包括，在所述第一时钟的上升沿和下降沿提供所述读取数据的数据节拍；以及，提供所述选通信号包括，在所述第二时钟的上升沿和下降沿，使所述选通信号在第一级别和第二级别之间转换。所述方法可以进一步特征在于:所述第二时钟与所述第一时钟异相90度。所述方法可以进一步特征在于:在所述第二时钟的上升沿和下降沿提供所述选通信号的转换包括，在所述第二时钟和所述第二时钟的反的过零处提供所述选通信号的转换。所述方法可以还包括:组合所述第一时钟和所述第二时钟以生成具有比所述第一时钟和所述第二时钟每一都高的频率的第三时钟，并且其中提供所述读取数据包括在所述第三时钟的第一类型边沿处提供读取数据的数据节拍；以及，提供所述选通信号包括在所述第三时钟的不同于第一类型边沿的第二类型边沿处，使所述选通信号在第一级别和第二级别之间转换，其中所述第一边沿类型和所述第二边沿类型各自是上升沿或下降沿其中之一。所述方法可以进一步特征在于:提供所述读取数据的所述选通信号包括，在所述读取数据的每一相继的数据节拍期间，使所述选通信号在第一级别和第二级别之间转换。
[0031]还公开了包括存储器控制器和存储器的存储系统。所述存储器控制器被配置用于提供第一时钟、第二时钟和读取请求，其中所述第二时钟与所述第一时钟异相30度到150度的范围内的相位。所述存储器耦接到所述存储器控制器，并且被配置来接收所述第一时钟、所述第二时钟和所述读取请求。所述存储器包括存储器阵列。所述存储器还包括读取电路，其耦接到所述存储器阵列，并且被配置用于响应于读取请求将来自所述存储器阵列的读取数据提供给所述存储器控制器，其中所述读取电路根据第一时钟将所述读取数据提供给所述存储器控制器。所述存储器还包括选通发生器，其被配置用于将所述读取数据的选通信号提供给所述存储器控制器，其中所述选通发生器根据第二时钟提供所述选通信号。所述存储器控制器可以进一步特征在于:所述选通发生器被配置用于在所述第二时钟的上升沿和下降沿转换所述选通信号，以及所述读取电路被配置用于在所述第一时钟的上升沿和下降沿提供读取数据的数据节拍。
[0032]虽然在此参照具体实施例描述了本发明，但可以进行多种修改以及变化而不脱离如以下权利要求所述的本发明的范围。例如，可以使用用于生成选通使能信号的不同机制。因此，在正边沿被描述用于触发事件的情况下，也可以替代地使用负边沿。因此，说明书和图被认为是说明性而不是限制性的意义，并且意图将所有这些修改包含在本发明的范围内。这里就特定实施例描述的任何好处、优点或问题的解决方案都不应被解释为任何或所有权利要求的关键性的、必需的或实质性的特征或要素。
[0033]在此所用的术语“耦接”并不意图限于直接耦接或机械耦接。
[0034]此外，在此所用的“一”(“a”或“an”)被定义为一个或多于一个。另外，权利要求中的诸如“至少一个”以及“一个或多个”之类的引入性的词语的使用不应被解释为暗示了通过“一”(不定冠词“a”或“an”)对其它权利要求元素的引入将包含这样引入的权利要求元素的任何特定权利要求限制到仅仅包括一个这样的元素的发明，即使当同一权利要求中包括引语“一个或多个”或“至少一个”以及“一”(不定冠词，例如“a”或“an”)。对于“所述”(定冠词)的使用也是如此。
[0035]除非另有说明，使用术语如“第一”以及“第二”来任意区分这些术语所描述的元素。因此，这些术语并不必然意图表示这些元素在时间上的或其它的优先次序。
【权利要求】
1.一种存储器，包括: 存储器阵列； 读取电路，其耦接到所述存储器阵列，并且被配置为响应于读取请求提供来自所述存储器阵列的读取数据，其中所述读取电路根据第一时钟提供所述读取数据；以及 选通发生器，被配置用于提供所述读取数据的选通信号，其中所述选通发生器根据第二时钟提供所述选通信号，该第二时钟以30度到90度的范围内相位与所述第一时钟异相。
2.根据权利要求1所述的存储器，其中所述选通发生器被配置用于在所述第二时钟的上升沿和下降沿转换所述选通信号。
3.根据权利要求2所述的存储器，其中所述选通发生器被配置用于接收所述第二时钟和所述第二时钟的反，并且被配置用于在所述第二时钟和所述第二时钟的反的过零处转换选通信号。
4.根据权利要求2所述的存储器，其中所述第二时钟和所述第一时钟异相90度。
5.根据权利要求2所述的存储器，其中所述第一时钟和所述第二时钟具有不同频率。
6.根据权利要求2所述的存储器，其中所述读取电路被配置用于在所述第一时钟的上升沿和下降沿提供读取数据的数据节拍。
7.根据权利要求2所述的存储器，其中所述读取电路被配置用于在所述第一时钟的上升沿和紧接的下降沿之间提供多个数据节拍。
8.根据权利要求1所述的存储器，其中所述读取电路被配置用于将所述读取数据提供给存储器控制器，以及所述选通发生器被配置用于将所述选通信号提供给存储器控制器。
9.根据权利要求8所述的存储器，其中所述读取电路被配置用于从所述存储器控制器接收所述第一时钟，以及所述选通发生器被配置用于从所述存储器控制器接收所述第二时钟。
10.根据权利要求1所述的存储器，其中所述选通发生器被配置用于接收第三时钟，其中所述第三时钟根据所述第一时钟和所述第二时钟的组合而生成，并且具有比所述第一时钟和所述第二时钟中的每一个都高的频率。
11.根据权利要求10所述的存储器，其中所述读取电路被配置用于在所述第三时钟的第一类型边沿提供所述读取数据，以及所述选通发生器被配置用于在所述第三时钟的不同于所述第一类型边沿的第二类型边沿转换所述选通信号，其中所述第一类型边沿和所述第二类型边沿中的每一个是上升沿或下降沿其中之一。
12.根据权利要求1所述的存储器，其中所述选通信号的每一次转换出现在所述读取数据的相应数据节拍期间。
13.一种具有存储器阵列的存储器中的方法包括: 接收读取请求；以及 响应所述读取请求: 根据第一时钟提供来自所述存储器阵列的读取数据，以及 根据第二时钟提供所述读取数据的选通信号，其中所述第二时钟以在30度到150度的范围内的相位与所述第一时钟异相。
14.根据权利要求13所述的方法，其中: 提供所述读取数据包括在所述第一时钟的上升沿和下降沿提供所述读取数据的数据节拍；以及 提供所述选通信号包括在所述第二时钟的上升沿和下降沿将所述选通信号在第一级别和第二级别之间转换。
15.根据权利要求14所述的方法，其中所述第二时钟和所述第一时钟异相90度。
16.根据权利要求14所述的方法，其中在所述第二时钟的上升沿和下降沿提供所述选通信号的转换包括:在所述第二时钟和所述第二时钟的反的过零处提供所述选通信号的转换。
17.根据权利要求13所述的方法，还包括: 组合所述第一时钟和所述第二时钟以生成频率高于所述第一时钟和所述第二时钟中的每一个的频率的第三时钟，其中: 提供所述读取数据包括在所述第三时钟的第一类型边沿处提供数据节拍；以及 提供所述选通信号包括在所述第三时钟的不同于第一类型边沿的第二类型边沿处，使所述选通信号在第一级别和第二级别之间转换，其中所述第一类型边沿和所述第二类型边沿中的每一个都是上升沿或下降沿其中之一。
18.根据权利要求13所述的存储器，其中提供所述读取数据的所述选通信号包括:在所述读取数据的每一个连续数据节拍期间，使所述选通信号在第一级别和第二级别之间转换。
19.一种存储器系统,包括: 存储器控制器，被配置用于提供第一时钟、第二时钟和读取请求，其中所述第二时钟以30度到150度的范围的相位与所述第一时钟异相；以及 存储器，耦接到所述存储器控制器，并且被配置用于接收所述第一时钟、所述第二时钟和所述读取请求，所述存储器包括: 存储器阵列； 读取电路，耦接到所述存储器阵列，并且被配置用于响应于读取请求将来自所述存储器阵列的读取数据提供给所述存储器控制器，其中所述读取电路根据第一时钟将所述读取数据提供给所述存储器控制器；以及 选通发生器，被配置用于将所述读取数据的选通信号提供给所述存储器控制器，其中所述选通发生器根据第二时钟提供所述选通信号。
20.根据权利要求19所述的存储器系统，其中所述选通发生器被配置用于在所述第二时钟的上升沿和下降沿转换所述选通信号，以及所述读取电路被配置用于在所述第一时钟的上升沿和下降沿提供读取数据的数据节拍。
21.一种用于与存储器接口连接的存储器控制器，包括: 地址/控制终端，所述地址/控制终端被配置用于对所述存储器寻址来从所述存储器请求读取数据； 时钟终端，所述时钟终端被配置用于给所述存储器提供真数据时钟和互补数据时钟，以请求所述读取数据在所述真和互补时钟的一致的边缘之间被提供； 相位终端，所述相位终端被配置用于给所述存储器提供真相位时钟和互补相位时钟以辅助所述存储器生成选通信号，所述真相位时钟和互补相位时钟与所述真数据时钟和互补数据时钟异相； 数据终端，所述数据终端被配置用于接收从所述存储器请求的所述读取数据以用于感测；以及 选通终端，所述选通终端被配置用于响应于来自所述存储器的选通信号对所述感测进行钟控。
22.根据权利要求21所述的存储器控制器，其中所述数据终端连接到系统总线。
23.根据权利要求22所述的存储器控制器，其中所述数据终端被配置用于在所述真数据时钟的上升沿和紧接的下降沿之间接收多个数据节拍。
24.根据权利要求21所述的存储器控制器，其中所述真相位时钟与所述真数据时钟异相90度。
25.根据权利要求21所述的存储器控制器，其中所述真相位时钟与所述真数据时钟有不同的频率。
26.根据权利要求21所述的存储器控制器，还包括读取电路，其被配置来接收所述选通信号和所述读取数据。
27.根据权利要求26所述的存储器控制器，其中所述读取电路包括触发器，其被配置来接收所述选通时钟和所述读取数据。
28.根据权利要求27所述的存储器控制器，其中所述读取电路还包括总线接口，其具有耦接到所述触发器的输入和耦接到系统总线的输出。
29.根据权利要求28所述的存储器控制器，其中所述总线接口通过读取FIFO耦接到所述触发器。
30.根据权利要求29所述的存储器控制器，所述总线接口通过读取FIFO耦接到所述触发器。
31.一种用于操作存储器控制器的方法，所述存储器控制器用于与存储器接口连接，所述存储器响应于真相位时钟和互补相位时钟提供选通信号，所述方法包括: 生成对于读取数据的请求以供所述存储器使用； 提供真数据时钟和互补数据时钟以供所述存储器使用，以请求所述读取数据在所述真和互补时钟的一致的边缘之间提供； 提供真相位时钟和互补相位时钟以供所述存储器使用，以辅助所述存储器生成所述选通信号，所述真相位时钟和互补相位时钟与所述真数据时钟和互补数据时钟异相； 提供数据终端，所述数据终端被配置来接收从所述存储器请求的所述读取数据以用于感测；以及 提供选通终端，所述选通终端被配置用于响应于来自所述存储器的选通信号对所述感测进行钟控。
32.根据权利要求31所述的方法，还包括提供读取电路以用于接收所述读取数据信号。
33.一种用于与存储器接口连接的存储器控制器，包括: 地址/控制终端，所述地址/控制终端被配置来从所述存储器请求读取数据； 时钟终端，所述时钟终端被配置用于给所述存储器提供真数据时钟和互补数据时钟，以请求所述读取数据在所述真和互补时钟的一致的边缘之间提供； 相位终端，所述相位终端被配置用于给所述存储器提供真相位时钟和互补相位时钟以供所述存储器使用，以提供选通信号，所述真相位时钟和互补相位时钟以第一预定量与所述真数据时钟和互补数据时钟异相，所述选通信号以第二预定量与所述真数据时钟和互补数据时钟异相；以及 数据终端，所述数据终端被配置用于接收从所述存储器请求的所述读取数据以用于感测；以及 选通终端，所述选通终端被配置用于响应于来自所述存储器的选通信号对所述感测进行钟控。
34.根据权利要求33所述的存储器控制器，其中所述数据终端被配置用于在所述真数据时钟的上升沿和紧接的下降沿之间接收多个数据节拍。
35.根据权利要求33所述的存储器控制器，其中所述第一预定量等于所述第二预定量。
36.根据权利要求35所述的存储器控制器，其中所述第一预定量是90度。
37.根据权利要求33所述的存储器控制器，还包括读取电路，其被配置用于接收所述选通信号和所述读取数据。
38.根据权利要求37所述的存储器控制器，其中所述读取电路包括触发器，其被配置用于接收所述选通信号和所述读取数据。
39.根据权利要求38所述的存储器控制器，其中所述读取电路还包括总线接口，其具有耦接到所述触发器的输入和耦接到系统总线的输出。
40.根据权利要求39所述的存储器控制器，其中所述总线接口通过读取FIFO耦接到所述触发器。
【文档编号】G11C7/10GK104282325SQ201410190606
【公开日】2015年1月14日 申请日期:2014年5月7日 优先权日:2013年5月31日
【发明者】J·G·盖尔 申请人:飞思卡尔半导体公司