具有通过控制栅极的连接件的存储器阵列的制作方法
【专利说明】具有通过控制栅极的连接件的存储器阵列
[0001]优先权申请
[0002]本申请案主张2012年8月30日申请的第13/599，793号美国申请案的优先权权益，所述美国申请案的全文以引用的方式并入本文中。
【背景技术】
[0003]存储器装置(例如快闪存储器)广泛使用于计算机及许多电子产品中。此类存储器装置具有许多存储器单元及耦合于所述存储器单元与所述装置中的其它电路之间的内部互连件。随着给定装置面积的存储器单元密度日益增大，在所述装置中布线此类互连件会变得困难。
【附图说明】
[0004]图1A展示根据本发明的实施例的呈具有存储器阵列、控制及解码电路及连接件的存储器装置的形式的设备的示意图。
[0005]图1B到图1F展示根据本发明的实施例的图1A的存储器装置的一部分的结构的不同视图。
[0006]图1G及图1K展示根据本发明的实施例的可为图1A到图1F的存储器装置的变体的另一存储器装置的一部分的结构的不同视图。
[0007]图2A展示根据本发明的实施例的呈具有存储器阵列、控制及解码电路及连接件的另一存储器装置的形式的设备的示意图。
[0008]图2B及图2C展示根据本发明的实施例的图2A的存储器装置的一部分的结构的不同视图。
[0009]图2D及图2E展示根据本发明的实施例的可为图2A到图2C的存储器装置的变体的另一存储器装置的一部分的结构的不同视图。
[0010]图3A及图3B展示根据本发明的实施例的呈具有多个存储器阵列的存储器装置的形式的设备的示意图。
[0011]图3C及图3D展示根据本发明的实施例的图3A及图3B的存储器装置的一部分的结构的不同视图。
[0012]图4A到图4N展示根据本发明的实施例的具有将选择栅极耦合到存储器装置的其它元件的连接件的所述存储器装置的形成过程。
[0013]图5A到图5G展示根据本发明的实施例的具有将控制栅极的群组耦合到存储器装置的其它元件的连接件的所述存储器装置的形成过程。
[0014]图6A及图6B展示根据本发明的实施例的具有耦合于装置的导电材料之间的连接件的所述装置的一部分的结构的不同视图。
[0015]图7A及图7B展示根据本发明的实施例的可为图6A及图6B的装置的变体的另一装置的一部分的结构的不同视图。
【具体实施方式】
[0016]图1A展示根据本发明的实施例的呈具有存储器阵列101、控制及解码电路102、连接件145、146、147及148以及连接件190、191、192及193的存储器装置100的形式的设备的不意图的一部分。
[0017]存储器装置100可包含布置成存储器单元串(例如存储器单元串131及132)的存储器单元110、111、112及113。为简单起见，图1A中仅标记所述存储器单元串的两者(131及132)。图1A展示12个存储器单元串及每一存储器单元串中的四个存储器单元110、111、112及113的实例。此类存储器单元串的数目及每一存储器单元串中的此类存储器单元的数目可变动。
[0018]控制及解码电路102可操作以在存储操作期间存取存储器单元110、111、112及113以将信息存储于存储器单元110、111、112及113中(例如写入操作)或从存储器单元
110、111、112及113获取信息(例如读取操作)。为简单起见，图1A将控制及解码电路102展示为单一块。然而，控制及解码电路102可包含可位于存储器装置100中的不同位置中的不同元件(例如电路)。例如，控制及解码电路102可包含耦合到连接件145、146、147及148的解码器(例如列解码器)及耦合到连接件190、191、192及193的另一解码器(例如行解码器)。
[0019]存储器装置100可包含可携带对应信号虬0、11^1、11^2及虬3的控制栅极150、151、152及153。控制栅极150、151、152及153与连接件190、191、192及193可形成存储器装置100的存取线的部分，使得此类存取线中的每一者可包含控制栅极150、151、152及153中的一者及/或连接件190、191、192及193中的一者。例如，存储器装置100的存取线可包含控制栅极150及/或连接件190，且存储器装置100的另一存取线可包含控制栅极151及/或连接件191。存储器装置100可分别使用信号WL0、WL1、WL2及WL3来分别控制到存储器单元110、111、112及113的存取(例如)以从存储器单元110、111、及112获取(例如感测)信息(例如在读取操作中)或将信息存储于存储器单元110、111、112及113中(例如在写入操作中)。作为实例，图1A展示四个控制栅极150、151、152及153。此类控制栅极的数目可变动。如图1A中所展示，不同存储器单元串中的存储器单元可共享相同控制栅极(例如共享相同物理控制栅极)。例如，存储器单元110可共享控制栅极150。存储器单元111可共享控制栅极151。存储器单元112可共享控制栅极152。存储器单元113可共享控制栅极153。控制栅极150、151、152及153中的每一者可结构化为位于存储器装置100的单一装置层级中的单一控制栅极。
[0020]存储器装置100的连接件190、191、192及193可将相应控制栅极150、151、152及153耦合到存储器装置100的其它电路，例如控制及解码电路102。连接件190、191、192及193可结构化为存储器装置100中的导电连接件。存储器装置100可分别通过连接件190、191、192及193而将信号(例如WLO、WLl、WL2及WL3)从控制及解码电路102提供到控制栅极 150,151,152 及 153。
[0021]存储器装置100可包含分别携带信号BLO、BLl及BL2的数据线170、171及172，及可携带信号SL(例如源极线信号)的线198。图1A展示三个数据线170、171及172作为一实例。此类数据线的数目可变动。数据线170、171及172中的每一者可结构化为存储器装置100中的导电线。线198可结构化为导电线且可形成存储器装置100的源极的部分(例如源极线)。在读取操作中，存储器装置100可使用数据线170、171及172来提供从存储器单元110、111、112及113获取的信息。在写入操作中，存储器装置100可使用数据线170、171及172来提供待存储于存储器单元110、111、112及113中的信息。
[0022]存储器装置100可包含选择栅极(例如漏极选择栅极)185、186、187及188及晶体管(例如漏极选择晶体管)165、166、167及168。晶体管165可共享相同选择栅极185。晶体管166可共享相同选择栅极186。晶体管167可共享相同选择栅极187。晶体管168可共享相同选择栅极188。
[0023]连接件145、146、147及148可将相应选择栅极185、186、187及188耦合到存储器装置100的其它电路，例如控制及解码电路102。连接件145、146、147及148可结构化为存储器装置100中的导电连接件。存储器装置100可分别通过连接件145、146、147及148而将信号(例如S⑶0、S⑶1、S⑶2及S⑶3)从控制及解码电路102提供到选择栅极185、186、187 及 188。
[0024]可分别由信号S⑶0、S⑶1、S⑶2及S⑶3控制(例如接通或关断)晶体管165、166、167及168。在存储操作(例如读取或写入操作)期间，可接通晶体管165、166、167及168 (例如通过激活相应信号S⑶0、S⑶1、S⑶2及S⑶3)以将存储器装置100的存储器单元串耦合到数据线170、171及172。可关断晶体管165、166、167及168 (例如通过将相应信号S⑶0、S⑶1、S⑶2及S⑶3解除激活)以从数据线170、171及172解耦存储器装置100的存储器单元串。
[0025]存储器装置100可包含晶体管(例如源极选择晶体管)161、162、163及164，其中的每一者可耦合于线198与相关联存储器单元串(例如存储器单元串131或132)之间。晶体管161、162、163及164可共享存储器装置100的相同选择栅极(例如源极选择栅极)180。
[0026]可由相同信号(例如设置于选择栅极180上的SGS信号(例如源极选择栅极信号))控制(例如接通或关断)晶体管161、162、163及164。在存储器操作(例如读取或写入操作)期间，可接通晶体管161、162、163及164(例如通过激活SGS信号)以将存储器装置100的存储器单元串耦合到线198。可关断晶体管161、162、163及164 (例如通过解除激活SGS信号)以从线198解耦存储器装置100的存储器单元串。
[0027]图1B展示根据本发明的实施例的图1A的存储器装置100的一部分的结构的俯视图。图1C展示沿图1B的线IC的存储器装置100的所述部分的所述结构的侧视图。图1D展示图1B及图1C的存储器装置100的一部分的透视图。图1E展示图1B到图1D的存储器装置100的控制栅极150、151、152及153、开口 (例如孔)175、176、177及178，以及电介质材料127的部分的结构的分解图。图1F展示具有开口 137的控制栅极150、151、152及153中的一者(例如控制栅极150)以及耦合到导电接触件106的连接件146的分段146a及146c的结构的另一视图。开口 137可用电介质材料127填充(图1B到图1E)。以下描述参考图1B到图1E。
[0028]如图1B及图1C中所展示，存储器装置100可包含衬底199，其可包含半导体衬底(例如硅衬底)。存储器单元串131及132中的每一者(也展示于图1A中)可包含从衬底199 (例如垂直于衬底199)向外延伸的主体130。例如，主体130可包含材料的组合的柱，其中所述柱的长度沿垂直于X方向及y方向的z方向延伸。如图1C中所展示，存储器装置100可包含相对于z方向的不同装置层级120、121、122、123及124。存储器单元串131及132的存储器单元110、111、112及113可分别位于衬底199上方的装置层级120、121、122及123中。
[0029]主体130可包含可沿X方向形成于不同层中的不同材料。例如，主体130可包含能够阻挡电荷的穿隧的电荷阻挡材料(例如，比如氮化硅等电介质材料)。所述电荷阻挡材料可直接接触控制栅极150、151、152及153的材料。
[0030]主体130还可包含电荷存储材料，其经布置使得电荷阻挡材料(如上文所提及)可介于所述电荷存储材料与控制栅极150、151、152及153的材料之间。所述电荷存储材料可提供电荷存储功能以表示存储于存储器单元110、111、112及113中的信息的值。例如，所述电荷存储材料可包含可经配置以捕捉电荷的电荷捕捉材料(例如SiN)。在另一实例中，所述电荷存储材料可包含可为P型多晶娃或η型多晶娃的导电惨杂多晶娃。所述多晶硅可经配置以作为存储器单元(例如存储器单元110、111、112或113)