非易失性存储器设备、具有其的存储器系统及其读取方法
【专利摘要】一种读取非易失性存储器设备的方法，包括：向非易失性存储器设备的被选字线施加读取电压；向非易失性存储器设备的未被选字线施加读取通过电压；感测连接到被选字线的存储单元的状态；以及在感测之后向被选字线施加读取通过电压。
【专利说明】非易失性存储器设备、具有其的存储器系统及其读取方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年6月27日在韩国知识产权局递交的10-2013-0074576号韩国专利申请和2014年4月1日在美国专利商标局递交的14/242332号美国专利申请的优先权，这里通过引用将它们的公开内容全部并入。
【技术领域】
[0003]发明构思涉及非易失性存储器设备、包括该非易失性存储器设备的存储器系统以及该存储器系统的读取方法。
【背景技术】
[0004]半导体存储器设备可以是易失性的或非易失性的。非易失性半导体存储器设备即使在未被加电时也可保持存储在其中的数据。非易失性存储器设备可以是永久的或者可再编程的。非易失性存储器设备可用于计算机、航空电子、电信和消费性电子产业中的很多种应用中的用户数据、程序和微代码存储。
【发明内容】
[0005]发明构思的示范性实施例提供了一种读取非易失性存储器设备的方法，包括:向非易失性存储器设备的被选字线施加读取电压；向非易失性存储器设备的未被选字线施加读取通过(pass)电压；感测连接到被选字线的存储单元的状态；以及在感测之后向被选字线施加读取通过电压。
[0006]该方法还包括释放被选字线和未被选字线的读取通过电压。
[0007]读取电压包括第一电压和第二电压，并且第二电压具有在第一电压和读取通过电压之间的电平。
[0008]在向被选字线施加读取通过电压的同时，布置在被选字线与非易失性存储器设备的串选择线之间的未被选字线的电压开始被释放。
[0009]在向被选字线施加读取通过电压之后，布置在被选字线与非易失性存储器设备的地选择线之间的未被选字线的电压开始被释放。
[0010]布置在被选字线与非易失性存储器设备的串选择线之间的未被选字线包括第一字线组和第二字线组，并且第一字线组的电压和第二字线组的电压被顺序地释放。
[0011 ] 第一字线组的电压和第二字线组的电压彼此不同。
[0012]该方法还包括释放非易失性存储器设备的被选串选择线或被选地选择线的电压。
[0013]该方法还包括:在感测之后向非易失性存储器设备的未被选串选择线施加读取通过电压；以及释放未被选串选择线的读取通过电压。
[0014]该方法还包括:在感测之前向非易失性存储器设备的未被选串选择线施加读取通过电压；以及释放未被选串选择线的读取通过电压。
[0015]该方法还包括:在感测之前向被选字线施加读取通过电压；以及在感测之前释放被选字线的读取通过电压。
[0016]发明构思的示范性实施例提供了一种读取非易失性存储器设备的方法，包括:向非易失性存储器设备的被选字线施加读取电压；向非易失性存储器设备的未被选字线施加读取通过电压；感测连接到被选字线的存储单元的状态；以及在感测之后向被选字线施加接通电压。
[0017]向未被选字线施加多个不同的读取通过电压。
[0018]该方法还包括释放未被选字线和被选字线的电压。
[0019]未被选字线的电压被顺序地释放。
[0020]发明构思的示范性实施例提供了一种读取非易失性存储器设备的方法，包括:向非易失性存储器设备的被选字线施加读取电压；向非易失性存储器设备的未被选字线施加读取通过电压；感测连接到被选字线的存储单元的状态；以及在感测之后并且在向未被选字线施加读取通过电压的同时向被选字线施加接通电压，其中，在向被选字线施加接通电压的同时，布置在被选字线与非易失性存储器设备的串选择线之间的未被选字线的电压开始被释放。
[0021]根据非易失性存储器设备的健康信息向被选字线施加接通电压。
[0022]健康信息包括存储单元的劣化的水平、编程/擦除循环信息、耗损平衡信息或者由差错检验和纠正检测到的差错的数目。
[0023]当被读取请求的存储块的编程/擦除循环值大于预定值时，向被选字线施加接通电压。
[0024]未被选字线被排列在多个分区中，并且分区的电压被从靠近串选择线的分区到靠近非易失性存储器设备的地选择线的分区顺序地释放。
[0025]发明构思的示范性实施例提供了一种存储器系统，包括:存储器控制器，被配置为输出免干扰读取模式信息；以及非易失性存储器设备，被配置为对连接到被选字线的存储单元编程，对连接到被选字线的存储单元执行验证读取操作，并且响应于免干扰读取模式信息，在读取通过电压被施加到未被选字线的同时向被选字线施加接通电压。
[0026]存储器控制器在被读取请求的存储块的编程/擦除循环值大于预定值时生成免干扰读取模式信息。
[0027]字线在衬底与位线之间堆叠在彼此之上。
[0028]非易失性存储器设备是垂直NAND闪速存储器。
[0029]非易失性存储器设备包括与第一位线相连接的第一和第二相邻串，其中第一和第二串各自包括串选择线、字线和哑字线(dummy wordline)。
[0030]第一和第二串被布置在绝缘体上硅衬底上。
【专利附图】
【附图说明】
[0031]通过参考附图详细描述发明构思的示范性实施例，发明构思的以上和其他特征将变得更清楚，附图中:
[0032]图1是图示出根据发明构思的示范性实施例的非易失性存储器设备的框图；
[0033]图2A是根据发明构思的示范性实施例的图1的存储块BLK的透视图；
[0034]图2B是根据发明构思的示范性实施例的沿着图2A的1_1’线取得的截面视图；
[0035]图3是图示出非易失性存储器设备的传统沟道电荷控制方法的图；
[0036]图4是图示出根据发明构思的示范性实施例的读取操作时使用的电压之间的关系的图；
[0037]图5是用于描述感测操作之后的恢复操作时生成的读取干扰和根据发明构思的示范性实施例减轻读取干扰的沟道电荷控制方法的图；
[0038]图6是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0039]图7是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0040]图8是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0041]图9是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0042]图10是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0043]图11是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0044]图12是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0045]图13是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0046]图14是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图；
[0047]图15是图示出根据发明构思的示范性实施例的非易失性存储器设备的读取方法的流程图；
[0048]图16是图示出根据发明构思的示范性实施例的非易失性存储器设备的读取方法的流程图；
[0049]图17是图示出根据发明构思的示范性实施例的非易失性存储器设备的读取方法的流程图；
[0050]图18是图示出根据发明构思的示范性实施例的存储器系统的框图；
[0051]图19是图示出根据发明构思的示范性实施例的存储器系统的编程方法的流程图；
[0052]图20是根据发明构思的示范性实施例的存储器系统的读取方法；
[0053]图21是根据发明构思的示范性实施例图示出在绝缘体上娃(Silicon OnInsulator, SOI)衬底上形成有串的共享位线结构的图；
[0054]图22是图示出根据发明构思的示范性实施例的固态驱动器的框图；
[0055]图23是图示出根据发明构思的示范性实施例的嵌入式多媒体卡(embedded MultiMedia Card, eMMC)的框图；
[0056]图24是图示出根据发明构思的示范性实施例的通用闪速存储(Universal FlashStorage, UFS)系统的框图；
[0057]图25是图示出根据发明构思的示范性实施例的移动设备的框图。
【具体实施方式】
[0058]以下，将参考附图详细描述发明构思的示范性实施例。然而，发明构思可以以许多不同的形式实现，而不应当被解释为仅限于图示的实施例。贯穿附图和说明书，相似的标号可指示相似的元件。在附图中，为了清晰起见可夸大层和区域的大小和相对大小。
[0059]就本文使用的而言，单数形式“一”打算也包括复数形式，除非上下文明确地另有指示。
[0060]应理解，当称一元件或层在另一元件或层“之上”或者“连接到”、“耦合到”或“邻近”另一元件或层时，其可直接在另一元件或层之上或者直接连接到、耦合到或邻近另一元件或层，或者可存在居间的元件或层。
[0061]根据发明构思的示范性实施例的非易失性存储器设备可通过在感测操作之前和/或之后控制/释放/扩散/共享串的沟道电荷来减轻读取干扰。
[0062]图1是图示出根据发明构思的示范性实施例的非易失性存储器设备100的框图。参考图1，非易失性存储器设备100可包括存储单元阵列110、地址解码器120、输入/输出电路130和控制逻辑140。
[0063]存储单元阵列110可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到地址解码器120。存储单元阵列110可通过位线BL连接到输入/输出电路130。存储单元阵列110可包括多个存储块BLK1至BLKz。
[0064]存储块BLK1至BLKz中的每一个可包括多个串，这多个串被沿着第一方向和不同于第一方向的第二方向并且沿着第三方向(例如，与在第一和第二方向上形成的平面垂直的方向)排列以具有三维结构。这里，每个串可包括堆叠在衬底上的至少一个串选择晶体管、多个存储单元以及至少一个地选择晶体管。每个存储单元可存储至少一个数据位。
[0065]地址解码器120可通过字线WL、串选择线SSL和地选择线GSL连接到存储单元阵列110。地址解码器120可利用解码出的行地址来选择字线WL、串选择线SSL和地选择线GSL。地址解码器120可对输入地址ADDR的列地址解码。解码出的列地址DCA可被提供给输入/输出电路130。在发明构思的示范性实施例中，地址解码器120可包括行解码器、列解码器、地址缓冲器，等等。
[0066]输入/输出电路130可通过位线BL连接到存储单元阵列110。输入/输出电路130可被配置为从地址解码器120接收解码出的列地址DCA。输入/输出电路130可利用解码出的列地址DCA来选择位线BL。
[0067]输入/输出电路130可从外部设备(例如存储器控制器)接收数据以将其存储在存储单元阵列110处。输入/输出电路130可从存储单元阵列110读取数据以将其输出到外部设备。此外，输入/输出电路130可从存储单元阵列110的第一区域读取数据以将其存储在存储单元阵列110的第二区域处。例如，输入/输出电路130可被配置为执行回拷(copy-back)操作。
[0068]控制逻辑140可控制非易失性存储器设备100的整体操作，包括编程操作、读取操作、擦除操作，等等。控制逻辑140可响应于从外部设备提供的控制信号或命令来操作。控制逻辑140可提供免干扰读取模式142以用于控制串的沟道电荷以减轻读取干扰。
[0069]免干扰读取模式142可被划分成用于在感测操作之前控制沟道电荷的第一免干扰读取模式和用于在感测操作之后控制沟道电荷的第二免干扰读取模式。这里，沟道电荷控制方法可包括释放沟道电荷或共享沟道电荷。
[0070]例如，控制逻辑140可控制地址解码器120散布(spread)每个串的沟道的升压电荷(boosting charge)(换言之,沟道共享升压电荷)以在感测操作之后的恢复操作时减轻读取干扰。
[0071]在发明构思的示范性实施例中，免干扰读取模式142可按操作模式(例如编程、读取、擦除等等)来选择性地执行。例如，在读取操作模式中，可以执行免干扰读取模式142。例如，在编程和擦除操作模式中可不执行免干扰读取模式142。
[0072]在发明构思的示范性实施例中，可以按从外部设备提供的单独请求来执行免干扰读取模式142。
[0073]如下文将描述的，通过执行免干扰读取模式142可以减轻根据发明构思的示范性实施例的非易失性存储器设备100的读取干扰。
[0074]图2A是根据发明构思的示范性实施例的图1的存储块BLK的透视图。
[0075]参考图2A，在衬底111上可形成四个子块。每个子块可通过在衬底111上在字线切割WL Cut之间以板状堆叠至少一条地选择线GSL、多条字线WL和至少一条串选择线SSL来形成。串选择线SSL可由串选择线切割SSL Cut分隔。每个字线切割WL Cut可包括共源线CSL。在发明构思的示范性实施例中，字线切割WL Cut中包括的共源线CSL可被互连。串可通过如下方式来形成:使与位线BL连接的柱113穿透至少一条串选择线SSL、字线WL和至少一条地选择线GSL。
[0076]在图2A中，字线切割WL Cut之间的结构可以是子块。然而，发明构思不限于此。例如，字线切割WL Cut与串选择线切割SSL Cut之间的结构可以是子块。
[0077]根据发明构思的示范性实施例的存储块BLK可被实现为具有合并字线结构，其中两条字线被合并成一条。
[0078]图2B是根据发明构思的示范性实施例沿着图2A的1_1’线取得的截面视图。
[0079]参考图2B，衬底111可以是具有第一导电类型的阱。衬底111例如可由其中注入了第三族元素(例如硼)的P阱形成。或者，衬底111可以是设在η阱中的袋状p阱。以下，假定衬底111是Ρ阱(或袋状Ρ阱)。然而，衬底111不限于Ρ阱。
[0080]多个掺杂区311至313可具有与衬底111不同的第二导电类型。例如，掺杂区311至313可以是η型的。以下，假定第一至第三掺杂区311至313是η型的。然而，第一至第三掺杂区311至313不限于η型。
[0081]在衬底111上在第一至第三掺杂区311至313中的相邻掺杂区之间，可沿着第三方向(例如与衬底111垂直的方向)顺序地设有多个绝缘材料112。绝缘材料112可被形成为沿着第三方向相互间隔开。例如，绝缘材料112可包括诸如氧化物之类的绝缘材料。在发明构思的示范性实施例中，绝缘材料112之中的与衬底111接触的绝缘材料112的厚度可比其余绝缘材料112的薄。
[0082]在衬底111上在第一至第三掺杂区311至313中的相邻掺杂区之间，可沿着第一方向顺序地排列多个柱113以沿着第二方向穿透多个绝缘材料112。例如，柱113可通过绝缘材料112与衬底111接触。
[0083]在发明构思的示范性实施例中，每个柱113可由多种材料形成。例如，每个柱113的表面层114可包括第一类型的娃材料(例如娃)。例如，每个柱113的表面层114可包括与衬底111具有相同类型的半导体材料(例如硅)。以下，假定每个柱113的表面层114包括Ρ型娃。然而，每个柱113的表面层114不限于ρ型娃。例如,每个柱113的表面层114可包括本征半导体。
[0084]每个柱113的内部层115可包括绝缘材料。例如，每个柱113的内部层115可包括诸如硅氧化物之类的绝缘材料。例如，每个柱113的内部层115可包括空气隙。
[0085]在第一至第三掺杂区311至313中的相邻掺杂区之间在绝缘材料112和柱113的暴露表面上可设有绝缘膜116。
[0086]在发明构思的示范性实施例中，绝缘膜116的厚度可小于绝缘材料112之间的距离的一半。换言之，在位于上层的绝缘材料112的下表面上设有的绝缘膜116与位于下层的绝缘材料112的上表面上设有的绝缘膜116之间可设有与绝缘材料112和绝缘膜116不同的材料。
[0087]在第一至第三掺杂区311至313中的相邻掺杂区之间在绝缘膜116的暴露表面上可设有导电材料CL1至CL8。例如，在位于上层的绝缘材料112的下表面上设有的绝缘膜116与位于下层的绝缘材料112的上表面上设有的绝缘膜116之间可设有沿着第一方向延伸的导电材料CL1至CL8。导电材料CL1至CL8在掺杂区311至313上可由字线切割WLCut分隔。在发明构思的示范性实施例中，导电材料CL1至CL8可包括金属导电材料。导电材料CL1至CL8可包括非金属导电材料，例如多晶硅。
[0088]在发明构思的示范性实施例中，可去除设在最后的绝缘材料112的暴露表面上的绝缘膜116。在发明构思的示范性实施例中，可从绝缘材料112的与柱113相反那侧去除绝缘膜116。
[0089]在柱113上可分别设有漏极320。漏极320可以是第二型硅材料(例如硅)。漏极320可以是η型半导体材料(例如硅)。以下，假定漏极320包括η型硅材料。然而，漏极320不限于包括η型硅材料。在发明构思的示范性实施例中，漏极320可朝着柱113的表面层114的顶部延伸。
[0090]位线BL1可与漏极320连接。在发明构思的示范性实施例中，漏极320和位线BL1可通过接触插塞电连接。在发明构思的示范性实施例中，位线BL1可以是金属导电材料。在发明构思的示范性实施例中，位线BL1可包括非金属导电材料，例如多晶硅。
[0091]柱113可与绝缘膜116和导电材料CL1至CL8形成多个单元串CS。柱113可与与其相邻的绝缘膜116和导电材料CL1至CL8形成单元串CS。
[0092]柱113可沿着行和列方向排列在衬底111上。换言之，存储块BLK可包括沿着行和列方向排列在衬底111上的多个单元串CS。每个单元串CS可包括在与衬底111垂直的方向上堆叠的多个单元晶体管结构CT。
[0093]图3是图示出非易失性存储器设备的传统沟道电荷控制方法的图。在图3中，图示出了与字线WLm-3和串选择线SSL1相对应的存储单元上的读取操作。为了易于描述，假定位线BLi与四个串ST1至ST4相连接。这里，串ST1可以是被选串，并且其余的串ST2至ST4可以是未被选择的串。
[0094]参考图3，在感测操作之前控制沟道电荷的方法可被划分成未被选串ST2至ST4的升压电荷(对应于灰色部分)的共享和升压电荷的释放。为了在感测操作之前共享未被选串ST2至ST4的升压电荷，可向被选字线WLm-3施加读取通过电压Vread。这里，施加到被选字线WLm-3以共享升压电荷的电压可不限于读取通过电压Vread。施加到被选字线WLm_3以共享升压电荷的电压可包括足以接通与被选字线WLm-3连接的存储单元的电压。然后，可向未被选择的串选择线SSL2、SSL3和SSL4施加读取通过电压Vread以在感测操作之前将升压电荷(对应于灰色部分)释放到未被选串ST2至ST4的位线BLi和/或共源线CSL。
[0095]如上所述，在未被选串ST2至ST4的升压电荷被释放或共享之后，可对位线BLi和位线BLi+Ι预充电，可向未被选串选择线SSL2、SSL3和SSL4施加地电压GND，可向被选字线WLm-3施加读取电压Vr，并且可向其余字线WLO至WLm_4和WLm_2至WLm施加读取通过电压Vread。在这个偏置条件下，可以执行感测操作来检测与被选字线WLm_3和被选串选择线SSL1相对应的存储单元的通或断状态。
[0096]根据发明构思的示范性实施例的非易失性存储器设备100可通过在感测操作之前去除(例如共享/释放)未被选串(例如ST2至ST4)的升压电荷来减轻读取干扰。
[0097]图4是图示出根据发明构思的示范性实施例的读取操作时使用的电压之间的关系的图。为了易于描述，假定存储单元被编程为具有四个状态E、P1、P2和P3之一。参考图4，地电压GND可用于区分擦除状态E和第一编程状态P1。读取电压Vr可用于确定最高状态P3。读取通过电压Vread可具有足以接通被编程的存储单元的电平。例如，读取通过电压Vread可为约7V。
[0098]图5是用于描述感测操作之后的恢复操作时生成的读取干扰和根据发明构思的示范性实施例减轻读取干扰的沟道电荷控制方法的图。在图5中，假定与被选字线WLm-3和被选字线WLm-3的高位字线WLm、WLm-l和WLm_2相连接的存储单元具有最高编程状态P3。在这个假设下，可形成对应于与被选字线WLm-3和高位字线WLm、WLm-Ι和WLm_2相连接的存储单元的沟道关断范围(例如，局部升压范围)。
[0099]在执行感测操作之后的恢复操作的情况下，高位字线WLm、WLm-Ι和WLm_2的电压可从地电压GND被改变到读取通过电压Vread。在此情况下，沟道关断范围中的电荷可经历负向下耦合。这可被称为负升压。结果，负电荷在沟道关断范围处可增加。然而，由于与高位字线WLm、WLm-Ι和WLm_2的存储单元相对应的沟道处于关断状态，所以增加的负电荷可不被释放。此时，沟道关断范围的电压由于负升压可以是负电压，并且对应于与被选字线WLm-3的低位字线WLm-4至WL0相连接的存储单元的沟道的电压可以是地电压GND (例如0V)，这是因为对应于与低位字线WLm-4至WL0相连接的存储单元的沟道与共源线CSL相连接。
[0100]随着沟道关断范围的负电压与地电压(例如0V)之间的电压差增大，与字线WLm-4相连接的被擦除存储单元可通过带间隧穿(Band To Band Tunneling,BTBT)或热载流子注Λ (Hot Carrier Inject1n, HCI)被编程。换言之，可生成读取干扰。随着读取电压Vr变得更高并且读取操作的数目增加，这种读取干扰可增强。
[0101]在发明构思的示范性实施例中，通过在预定时间期间接通与被选字线WLm-3相连接的存储单元可以使沟道关断范围的升压电荷被沟道的其余部分共享，以减轻恢复操作时由于负升压引起的读取干扰。在发明构思的示范性实施例中，在预定时间期间可向被选字线WLm-3施加读取通过电压Vread以在感测操作之后的该预定时间期间接通与被选字线WLm-3相连接的存储单元。此外,用于接通与被选字线WLm-3相连接的存储单元的电压可不限于读取通过电压Vread。
[0102]根据发明构思的示范性实施例的非易失性存储器设备100可被实现来在串沟道处共享升压电荷以在感测操作后减轻读取干扰。
[0103]图6是根据发明构思的示范性实施例图示出免干扰读取操作的定时图。参考图1至6，免干扰读取操作可包括字线设置段WL Setup，第一读取段lstread、第二读取段2ndread、电荷共享段Charge Sharing和恢复段RCVRY。这里,假定读取操作是2位多级单元(multi level cell, MLC)读取操作。如图3中所示，可利用两个电压GND和Vr通过读取操作来确定存储在存储单元处的数据。
[0104]在字线设置段WL Setup中，可向被选字线SEL WL施加地电压GND，并且可向未被选字线UNSEL WL施加读取通过电压Vread。
[0105]在第一读取段1st read中，可执行第一感测操作以利用地电压GND (或第一读取电压Vrl)感测存储单元的通/断状态。然后，在第二读取段2nd read中，可执行第二感测操作以利用读取电压Vr (或第二读取电压Vr2)感测存储单元的通/断状态。根据第一和第二感测操作的结果可读出存储在存储单元处的数据值。
[0106]在电荷共享段Charge Sharing中，可向被选字线SEL WL施加读取通过电压Vread。在此情况下，如图5中所示，沟道关断范围的升压电荷可被沟道的其余部分所共享。
[0107]在恢复段RCVRY中，可将被选字线SEL WL和未被选字线UNSEL WL的电压释放到地电压GND。
[0108]可执行根据发明构思的示范性实施例的免干扰读取操作以在恢复操作之前共享升压电荷。
[0109]在图6中，图示了在电荷共享之后执行恢复操作的发明构思的示范性实施例。然而，发明构思不限于此。例如，在预期对应于沟道关断范围的字线的情况下，可在电荷共享之前执行恢复操作以减轻负升压。这里，预期沟道关断范围可以是与被选字线WLm-3(参考图5)和串选择线SSL(参考图5)之间的字线相对应的沟道。为了易于描述，可将预期沟道关断范围称为沟道关断范围。
[0110]图7是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图7，在电荷共享段Charge Sharing期间可执行与沟道关断范围相对应的未被选字线(例如图5中的WLm、WLm-l、WLm-2)上的第一恢复操作RCVRY1，并且在电荷共享段Charge Sharing之后可执行与沟道接通范围相对应的未被选字线(例如图5中的WLm-4至WL0)和被选字线WLm-3上的第二恢复操作RCVRY2。
[0111]利用根据发明构思的示范性实施例的免干扰读取操作，可以在正执行恢复操作的一部分的同时共享升压电荷。
[0112]在图7中，图示了同时恢复与沟道关断范围相对应的未被选字线的发明构思的示范性实施例。然而，发明构思不限于此。例如，可对与沟道关断范围相对应的未被选字线进行分组，并且可按组来恢复这些未被选字线。
[0113]图8是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图8，可以将与沟道关断范围相对应的未被选字线(例如图5中的WLm、WLm-l、WLm-2)划分成多个组GroupL...Group k,并且可以按组来顺序地执行未被选字线上的恢复操作RCVRY1...RCVRYko
[0114]在发明构思的示范性实施例中，可以基于被选字线按升序或降序来恢复未被选字线的组。
[0115]在发明构思的示范性实施例中，可以基于串选择线SSL按升序或降序来恢复未被选字线的组。
[0116]利用根据发明构思的示范性实施例的免干扰读取操作，可以在顺序地执行对未被选字线的组的恢复操作的同时共享升压电荷。在电荷共享段ChargeSharing之后可执行与沟道接通范围相对应的未被选字线和被选字线上的恢复操作RCVYRk+Ι。
[0117]在对字线执行恢复操作之前和之后可执行串选择线SSL和地选择线GSL上的恢复操作。从而，可以与被释放到位线或共源线CSL的共享电荷的量成比例地减轻负升压。
[0118]图9是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图9，所可开始有字线上的恢复操作，并且可完成电荷共享。然后，可执行串选择线SSL和地选择线GSL上的恢复操作RCVRY3。
[0119]利用根据发明构思的示范性实施例的免干扰读取操作，在所有字线上的恢复操作开始之后，可以执行串选择线SSL和地选择线GSL上的恢复操作。
[0120]在此情况下，在感测操作之后可以减轻在未被选串(参考图3，ST2至ST4)处生成的读取干扰。
[0121]图10是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图10，未被选串选择线UNSEL SSL上的免干扰读取操作还可包括在电荷共享段ChargeSharing中向未被选串选择线UNSEL SSL施加读取通过电压Vread。此外，如图10中所示，在感测操作之前(例如，在1st read和2nd read之前)可向未被选串选择线UNSEL SSL施加读取通过电压Vread。在感测操作时向未被选串选择线UNSEL SSL施加读取通过电压Vread的操作可与参考图3描述的基本相同，从而省略对其的描述。
[0122]利用根据发明构思的示范性实施例的免干扰读取操作，通过共享或释放未被选串ST2至ST4的沟道的升压电荷，可以减轻在感测操作之后生成的读取干扰。
[0123]在图6至图10中，描述了在感测操作之后执行电荷共享的发明构思的示范性实施例。然而，发明构思不限于此。根据发明构思的示范性实施例的电荷共享可在感测操作之前执行。
[0124]图11是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图11，免干扰读取操作可在感测操作之前(例如在1st read和2nd read之前)的预定时间期间向被选字线SEL WL施加读取通过电压Vread。换言之，字线设置段WL Setup可包括第一电荷共享段Charge Sharingl。此时，在预定时间期间施加到被选字线SEL WL的读取通过电压Vread可被称为前脉冲。在感测操作之后的第二电荷共享段Charge Sharing2中施加到被选字线SELWL的读取通过电压Vread可被称为后脉冲。
[0125]利用根据发明构思的示范性实施例的免干扰读取操作，可以在感测操作之前和之后通过共享升压电荷来减轻读取干扰。
[0126]在图6至图11中，描述了在免干扰读取操作时向被选字线施加读取通过电压Vread的发明构思的示范性实施例。然而，发明构思不限于此。例如，可向被选字线施加接通电压以在免干扰读取操作时接通串沟道。
[0127]图12是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图12，在免干扰读取操作时，可在电荷共享段Charge Sharing中向被选字线SEL WL施加接通电压Von。除了接通电压Von以外的其余偏置条件可与参考图6描述的基本相同。
[0128]在图1至图12中，描述了在免干扰读取操作时向未被选字线施加相同读取通过电压Vread的发明构思的示范性实施例。然而，发明构思不限于此。可将发明构思的示范性实施例实现成对未被选字线分组并且向未被选字线组中的至少两个未被选字线组施加不同的读取通过电压。以下，可将未被选字线的组称为分区。
[0129]图13是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图13，在免干扰读取操作时，可在电荷共享段Charge Sharing中向被选字线SEL WL施加接通电压Von,可向与被选字线相邻的字线Adjacent WL施加读取通过电压Vread,并且可向分区Zonel至ZoneK施加分区通过电压(或分区电压)Vreadl至VreadK(K是2以上的整数)。与被选字线相邻的字线Adjacent WL和分区Zonel至ZoneK的字线未被选择。
[0130]在发明构思的示范性实施例中，相邻字线Adjacent WL可以是与被选字线SEL WL紧邻的高位字线或低位字线。
[0131]在发明构思的示范性实施例中，可以在不考虑分区的情况下控制相邻字线Adjacent WL 的电压。
[0132]在发明构思的示范性实施例中，分区通过电压Vreadl至VreadK中的至少两者可彼此不同。例如，施加到基于被选字线与串选择晶体管SST1至SST4相邻的存储单元的分区通过电压可低于施加到其余分区的分区通过电压。
[0133]利用根据发明构思的示范性实施例的免干扰读取操作，可向各分区分别施加不同的读取通过电压。
[0134]此外，根据发明构思的示范性实施例的免干扰读取操作可被执行来在从最高字线(例如图3中的WLm)到最低字线(例如图3中的WL0)的方向上顺序地对字线放电。此外，根据发明构思的示范性实施例的免干扰读取操作可被执行来在从最低字线WL0到最高字线WLm的方向上顺序地对字线放电。
[0135]图14是图示出根据发明构思的示范性实施例的免干扰读取操作的定时图。参考图14，在免干扰读取操作的电荷共享段Charge Sharing中，可向被选字线SEL WL施加接通电压Von,可向分区Zonel至ZoneK施加分区通过电压(或者分区电压)Vreadl至VreadK (K是2以上的整数)，并且可以在恢复操作RCVRY1至RCVRYK中顺序地释放分区Zonel至ZoneK的分区通过电压Vreadl至VreadK。
[0136]在发明构思的示范性实施例中，分区Zonel至ZoneK中的每一个可由从最高字线WLm开始的(j+Ι)条字线(j是大于0的整数)形成。然而，发明构思不限于此。例如，分区Zonel至ZoneK中的至少两个分区中的一个中的字线的数目可与该至少两个分区中的另一个中的不同。
[0137]在发明构思的示范性实施例中，如图14中所示，更接近最高字线WLm的第一分区Zonel的分区通过电压Vreadl可首先被释放，并且剩余的分区通过电压Vread2至VreadK可被顺序地释放。或者，更接近最低字线WL1的分区ZoneK的读取通过电压VreadK可首先被释放。
[0138]在发明构思的示范性实施例中，可在释放包括被选字线SEL WL的分区(例如Zone2)的读取通过电压(例如Vread2)的同时释放被选字线SEL WL的接通电压Von。
[0139]利用根据发明构思的示范性实施例的免干扰读取操作，可以顺序地释放各分区的读取通过电压Vreadl至VreadK。
[0140]图15是图示出根据发明构思的示范性实施例的非易失性存储器设备的读取方法的流程图。以下，将参考图1至图15更充分地描述根据发明构思的示范性实施例的非易失性存储器设备的读取方法。
[0141]在操作S110中，可以为了读取操作对所有位线预充电。在操作S120中，可向被选字线施加读取电压Vr并且可向未被选字线施加读取通过电压Vread。在操作S130中，可感测位线的电压。在操作S140中，可通过在感测操作之后向被选字线施加读取通过电压Vread来共享沟道电荷。在操作S150中，可执行恢复操作。这里，可在沟道电荷共享之后或在沟道电荷共享期间执行恢复操作。
[0142]利用根据发明构思的示范性实施例的读取方法，可在感测操作之后共享沟道电荷。
[0143]图16是图示出根据发明构思的示范性实施例的非易失性存储器设备的读取方法的流程图。以下，将参考图1至图10和图16更充分描述根据发明构思的示范性实施例的非易失性存储器设备的读取方法。
[0144]在操作S210中，可在感测操作之前执行第一沟道电荷共享操作。在操作S220中，可执行感测操作。在操作S230中，可在感测操作之后执行第二沟道电荷共享操作。在操作S240中，可执行恢复操作。
[0145]利用根据发明构思的示范性实施例的读取方法，可在感测操作之前和之后共享沟道电荷。
[0146]图17是图示出根据发明构思的示范性实施例的非易失性存储器设备的读取方法的流程图。以下，将参考图1至图10和图17更充分描述根据发明构思的示范性实施例的非易失性存储器设备的读取方法。
[0147]在操作S310中，可散布或释放未被选串ST2至ST4(参考图3)的沟道电荷。在操作S320中，可执行被选串ST1 (参考图3)上的感测操作。在操作S330中，可执行被选和未被选串ST1至ST4上的沟道电荷共享操作。在操作S340中，可执行恢复操作。
[0148]利用根据发明构思的示范性实施例的读取方法，可执行被选和未被选串ST1至ST4上的沟道电荷共享操作。
[0149]此外，存储器控制器可判定是否需要根据发明构思的示范性实施例的免干扰读取操作模式，并且可根据判定结果执行根据发明构思的示范性实施例的免干扰读取操作模式。
[0150]图18是图示出根据发明构思的示范性实施例的存储器系统10的框图。参考图18，存储器系统10可包括至少一个非易失性存储器设备100和用于控制该至少一个非易失性存储器设备100的存储器控制器200。
[0151]存储器控制器200可基于环境信息或用户请求判定是否需要读取干扰的减小。存储器控制器200可向非易失性存储器设备100发送免干扰读取模式信息IDRMI。非易失性存储器设备100可包括免干扰读取模式142以响应于免干扰读取模式信息IDRMI执行参考图1至图17描述的根据发明构思的示范性实施例的免干扰读取操作。
[0152]在发明构思的示范性实施例中，免干扰读取模式信息IDRMI可以是操作模式信息。例如，在编程操作模式的验证读取操作的情况下，可不执行免干扰读取操作。在读取操作模式的情况下，可执行免干扰读取操作。
[0153]根据发明构思的示范性实施例的存储器系统10可提高对读取干扰的免疫力。
[0154]在编程验证操作时可选择性地执行免干扰读取操作。
[0155]图19是图示出根据发明构思的示范性实施例的存储器系统的编程方法的流程图。以下，将参考图18和图19更充分描述根据发明构思的示范性实施例的存储器系统的编程方法。
[0156]在操作S410中，可对与被选字线相连接的存储单元编程。在操作S420中，可执行与被选字线相连接的存储单元上的验证读取操作。在操作S430中，可基于从存储器控制器200提供的免干扰读取模式信息IDRMI来判定操作模式是否是免干扰读取模式。如果操作模式是免干扰读取模式，则可向被选字线施加接通电压以用于沟道电荷共享。在操作S450中，可执行恢复操作。如果操作模式不是免干扰读取模式，则该方法可前进到操作S450。
[0157]利用根据发明构思的存储器系统的示范性实施例的编程方法，可在验证读取操作时决定免干扰读取模式。
[0158]根据发明构思的示范性实施例的存储器系统的读取方法可根据存储单元的劣化水平来执行免干扰读取操作。这里，劣化水平可利用编程/擦除(program/erase，P/E)循环、由差错检验和纠正(error checking and correct1n,ECC)检测到的差错的数目、耗损平衡水平等等来提供。
[0159]图20是根据发明构思的示范性实施例的存储器系统的读取方法。以下，将参考图18和图20更充分描述根据发明构思的示范性实施例的存储器系统的读取方法。
[0160]在操作S510中，存储器系统10可从外部设备接收读取请求和地址。在操作S520中，存储器控制器200可判定与输入地址相对应的存储块的P/E循环值是否大于预定值PDV。
[0161]如果P/E循环值大于预定值rov，则在操作S530中，可执行免干扰读取操作。另一方面，如果P/E循环值小于预定值H)V，则在操作S535中，可执行普通读取操作。
[0162]利用根据发明构思的示范性实施例的存储器系统10的读取方法，可根据被请求读取的存储块的P/E循环值来决定是否执行免干扰读取操作。
[0163]在图1至图20中，描述了应用到垂直NAND闪速存储器的发明构思的示范性实施例。然而，发明构思不限于此。发明构思可应用到具有如下存储单元的非易失性存储器设备:所述存储单元具有绝缘体上硅(SOI)主体(也称为浮体单元)，其在恢复操作时引起负升压。具体地，发明构思的示范性实施例可应用到在S0I衬底上形成有串的共享位线结构。
[0164]图21是根据发明构思的示范性实施例图示出在S0I衬底上形成有串的共享位线结构的图。参考图21，两个串ST1和ST2可与位线BL1/BL2相连接。可根据施加到串选择线SSL1和SSL2之一的电压来选择第一和第二串ST1和ST2之一。用于选择串ST1和ST2之一的串选择晶体管可由耗尽型晶体管和增强型晶体管的组合形成。
[0165]如图21中所示，在与第一串ST1相关联的免干扰读取操作中，可向第一串选择线SSL1、未被选字线WL1至WLm-2和WLm以及哑字线SDWL1、SDWL2、GDWL1和GDWL2施加读取通过电压Vread，可将串选择线SSL2接地，并且可向被选字线WLm_l施加读取电压Vr。还可向地选择线GSL施加读取通过电压Vread并且可将共源线CSL接地。在此偏置条件下，可执行感测操作。在执行感测操作之后，可向被选字线WLm-Ι施加读取通过电压Vread以用于沟道电荷共享。
[0166]在图21中，图示了两个串连接到一位线的发明构思的示范性实施例。然而，发明构思不限于此。根据发明构思的示范性实施例的免干扰读取操作可应用到至少两个或更多个串连接到一位线的结构。
[0167]发明构思可应用到固态驱动器(solid state drive, SSD)。
[0168]图22是图示出根据发明构思的示范性实施例的SSD1000的框图。参考图22，SSD1000可包括多个非易失性存储器设备1100和SSD控制器1200。
[0169]非易失性存储器设备1100可被提供以外部高电压VPPx。非易失性存储器设备1100中的每一个可被实现为执行根据参考图1至图20描述的发明构思的示范性实施例的免干扰读取模式操作。
[0170]SSD控制器1200可通过多个通道CH1至CHi(i是2以上的整数)连接到非易失性存储器设备1100。SSD控制器1200可包括至少一个处理器1210、缓冲存储器1220、ECC电路1230、主机接口 1250和非易失性存储器接口 1260。
[0171]缓冲存储器1220可被配置为临时存储驱动SSD控制器1200所需要的数据。在发明构思的示范性实施例中，缓冲存储器1220可根据操作条件存储差错率表格ERT。缓冲存储器1220可包括用于存储数据或命令的多个存储行。这里，这多个存储行可以按各种方法被映射在高速缓存行上。
[0172]ECC电路1230可计算在写入操作时要编程的数据的ECC值。ECC电路1230可基于ECC值纠正在读取操作时读取的数据的差错。ECC电路1230可纠正在数据恢复操作时由非易失性存储器设备1100恢复的数据的差错。还可提供代码存储器，其存储驱动SSD控制器1200所需要的代码数据。代码存储器可由非易失性存储器设备形成。
[0173]主机接口 1250可与外部设备相接口。非易失性存储器接口 1260可与非易失性存储器设备1100相接口。
[0174]根据发明构思的示范性实施例的SSD1000可执行免干扰读取模式操作以获得改善的性能。
[0175]发明构思可应用到嵌入式多媒体卡(eMMC)、moviNAND、iNAND,等等。
[0176]图23是图示出根据发明构思的示范性实施例的eMMC2000的框图。参考图23，eMMC2000可包括至少一个NAND闪速存储器设备2100和控制器2200。
[0177]NAND闪速存储器设备2100可以是单数据速率(single data rate，SDR) NAND闪速存储器设备。NAND闪速存储器设备2100可以是被实现为执行根据发明构思的示范性实施例的免干扰读取模式操作的垂直NAND闪速存储器(vertical NAND flash memory，VNAND)。控制器2200可通过多个通道连接到NAND闪速存储器设备2100。控制器2200可包括至少一个控制器核心2210、主机接口 2250和NAND接口 2260。至少一个控制器核心2210可控制eMMC2000的整体操作。主机接口 2250可提供主机与控制器2200之间的接口。NAND接口 2260可提供控制器2200与NAND闪速存储器设备2100之间的接口。在发明构思的示范性实施例中，主机接口 2250可以是并行接口(例如MMC接口)。在发明构思的示范性实施例中，主机接口 2250可以是串行接口(例如超高速(ultra high speed，UHS)-11、通用闪速存储(UFS)，等等)。
[0178]eMMC2000可从主机接收电力供应电压Vcc和Vccq。这里，电力供应电压Vcc (例如，约3.3V)可被供应给NAND闪速存储器设备2100和NAND接口 2260，并且电力供应电压Vccq(例如，约1.8V/3.3V)可被供应给控制器2200。在发明构思的示范性实施例中，eMMC2000可被可选地供应以外部高电压。
[0179]根据发明构思的示范性实施例的eMMC2000可被实现为在感测操作之前/之后控制串的沟道电荷以提高数据的可靠性。
[0180]发明构思可应用到UFS。
[0181]图24是图示出根据发明构思的示范性实施例的UFS系统3000的框图。参考图24，UFS系统3000可包括UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400以及可移除UFS卡3500。UFS主机3100可以是移动设备的应用处理器。UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400和可移除UFS卡3500中的每一个可通过UFS协议与外部设备通信。UFS设备3200和3300、嵌入式UFS设备3400和可移除UFS卡3500中的至少一个可包括图18中所示的执行根据发明构思的示范性实施例的免干扰读取模式操作的存储器系统10。
[0182]此外，嵌入式UFS设备3400和可移除UFS卡3500可利用与UFS协议不同的协议执行通信。UFS主机3100和可移除UFS卡3500可通过各种卡协议(例如通用串行总线闪速驱动器、MMC、安全数字(secure digital, SD)、袖珍SD、微型SD,等等)来通信。
[0183]发明构思可应用到移动设备。
[0184]图25是图示出根据发明构思的示范性实施例的移动设备4000的框图。参考图25，移动设备4000可包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储设备4400以及移动随机访问存储器(random access memory, RAM)4500。
[0185]应用处理器4100可控制移动设备4000的整体操作。通信模块4200可被实现为控制与外部设备的无线/有线通信。显示/触摸模块4300可显示经应用处理器4100处理的数据并通过触摸面板接收数据。存储设备4400可被实现为存储用户数据。存储设备4400可以是eMMC、SSD、UFS设备等等。存储设备4400可包括执行参考图1至图20描述的根据发明构思的示范性实施例的免干扰读取模式操作的非易失性存储器设备。移动DRAM4500可被配置为临时存储移动设备4000的处理操作所需要的数据。
[0186]根据发明构思的示范性实施例的移动设备4000可通过执行对干扰具有免疫力的读取操作来改善其性能。
[0187]可利用各种类型的封装来封装根据发明构思的示范性实施例的存储器系统或存储器设备。例如，可利用诸如以下封装来封装根据发明构思的示范性实施例的非易失性存储器设备或存储器控制器:层叠封装(Package on Package, PoP)、球栅阵列(Ball gridarray, BGA)、芯片级封装(Chip scale package, CSP)、塑料带引线芯片载体(PlasticLeaded Chip Carrier, PLCC)、塑料双列直插封装(Plastic Dual In-Line Package,PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in Wafer Form)、板上芯片(Chip On Board, COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package,CERDIP)、塑料标准四方扁平封装(Plastic Metric Quad Flat Pack，MQFP)、小外形集成电路(Small Outline Integrated Circuit, S0IC)、缩小型小外形封装(Shrink SmallOutline Package, SS0P)、薄型小外形封装(Thin Small Outline Package, TS0P)、薄型四方扁平封装(Thin Quad Flatpack, TQFP)、系统级封装(System In Package, SIP)、多芯片封装(Multi Chip Package, MCP)、晶片级结构封装(Wafer-level Fabricated Package,WFP)、晶片级处理堆叠封装(Wafer-Level Processed Stack Package, WSP),等等。
[0188]虽然已参考发明构思的示范性实施例具体示出和描述了发明构思，但本领域普通技术人员将清楚，在不脱离如权利要求限定的本发明构思的精神和范围的情况下可对其进行形式和细节上的各种改变。
【权利要求】
1.一种读取非易失性存储器设备的方法，包括: 向所述非易失性存储器设备的被选字线施加读取电压； 向所述非易失性存储器设备的未被选字线施加读取通过电压； 感测连接到所述被选字线的存储单元的状态；以及 在所述感测之后向所述被选字线施加所述读取通过电压。
2.如权利要求1所述的方法，还包括释放所述被选字线和所述未被选字线的读取通过电压。
3.如权利要求1所述的方法，其中，所述读取电压包括第一电压和第二电压，并且所述第二电压具有在所述第一电压和所述读取通过电压之间的电平。
4.如权利要求1所述的方法，其中，在向所述被选字线施加所述读取通过电压的同时，布置在所述被选字线与所述非易失性存储器设备的串选择线之间的未被选字线的电压开始被释放。
5.如权利要求4所述的方法，其中，在向所述被选字线施加所述读取通过电压之后，布置在所述被选字线与所述非易失性存储器设备的地选择线之间的未被选字线的电压开始被释放。
6.如权利要求1所述的方法，其中，布置在所述被选字线与所述非易失性存储器设备的串选择线之间的未被选字线包括第一字线组和第二字线组，并且所述第一字线组的电压和所述第二字线组的电压被顺序地释放。
7.如权利要求6所述的方法，其中，所述第一字线组的电压和所述第二字线组的电压彼此不同。
8.如权利要求1所述的方法，还包括释放所述非易失性存储器设备的被选串选择线或被选地选择线的电压。
9.如权利要求1所述的方法，还包括: 在所述感测之后向所述非易失性存储器设备的未被选串选择线施加所述读取通过电压；以及 释放所述未被选串选择线的读取通过电压。
10.如权利要求1所述的方法，还包括: 在所述感测之前向所述非易失性存储器设备的未被选串选择线施加所述读取通过电压；以及 释放所述未被选串选择线的读取通过电压。
11.如权利要求1所述的方法，还包括: 在所述感测之前向所述被选字线施加所述读取通过电压；以及 在所述感测之前释放所述被选字线的读取通过电压。
12.—种读取非易失性存储器设备的方法，包括: 向所述非易失性存储器设备的被选字线施加读取电压； 向所述非易失性存储器设备的未被选字线施加读取通过电压； 感测连接到所述被选字线的存储单元的状态；以及 在所述感测之后向所述被选字线施加接通电压。
13.如权利要求12所述的方法，其中，向所述未被选字线施加多个不同的读取通过电压。
14.如权利要求13所述的方法，还包括释放所述未被选字线和所述被选字线的电压。
15.如权利要求14所述的方法，其中，所述未被选字线的电压被顺序地释放。
16.一种读取非易失性存储器设备的方法，包括: 向所述非易失性存储器设备的被选字线施加读取电压； 向所述非易失性存储器设备的未被选字线施加读取通过电压； 感测连接到所述被选字线的存储单元的状态；以及 在所述感测之后并且在向所述未被选字线施加所述读取通过电压的同时向所述被选字线施加接通电压， 其中，在向所述被选字线施加所述接通电压的同时，布置在所述被选字线与所述非易失性存储器设备的串选择线之间的未被选字线的电压开始被释放。
17.如权利要求16所述的方法，其中，根据所述非易失性存储器设备的健康信息向所述被选字线施加所述接通电压。
18.如权利要求17所述的方法，其中，所述健康信息包括存储单元的劣化的水平、编程/擦除循环信息、耗损平衡信息、或者由差错检验和纠正检测到的差错的数目。
19.如权利要求16所述的方法，其中，当被请求读取的存储块的编程/擦除循环值大于预定值时，向所述被选字线施加所述接通电压。
20.如权利要求16所述的方法，其中，所述未被选字线被排列在多个分区中，并且所述分区的电压被从靠近所述串选择线的分区到靠近所述非易失性存储器设备的地选择线的分区顺序地释放。
21.—种存储器系统,包括: 存储器控制器，被配置为输出免干扰读取模式信息；以及 非易失性存储器设备，被配置为对连接到被选字线的存储单元编程，对连接到所述被选字线的所述存储单元执行验证读取操作，并且响应于所述免干扰读取模式信息，在读取通过电压被施加到未被选字线的同时向所述被选字线施加接通电压。
22.如权利要求21所述的系统，其中，所述存储器控制器在被请求读取的存储块的编程/擦除循环值大于预定值时生成所述免干扰读取模式信息。
23.如权利要求21所述的系统，其中，所述字线在衬底和位线之间堆叠在彼此之上。
24.如权利要求23所述的系统，其中，所述非易失性存储器设备是垂直NAND闪速存储器。
25.如权利要求21所述的系统，其中，所述非易失性存储器设备包括与第一位线相连接的第一和第二相邻串，其中所述第一和第二串各自包括串选择线、字线和哑字线。
26.如权利要求25所述的系统，其中，所述第一和第二串被布置在绝缘体上硅衬底上。
【文档编号】G11C16/28GK104252880SQ201410301698
【公开日】2014年12月31日 申请日期:2014年6月27日 优先权日:2013年6月27日
【发明者】南尚完, 朴起台, 朴贤郁, 李栽均 申请人:三星电子株式会社