Dram子阵列级自动刷新存储器控制器优化的制作方法
【专利说明】DRAM子阵列级自动刷新存储器控制器优化
[0001]相关申请的交叉引用
[0002]本申请主张以De印ti V.Sriramagiri等人的名义于2013年7月12日提交的美国临时专利申请N0.61/845，818的权益，该临时专利申请的公开内容通过引用被整体明确纳入于此。
技术领域
[0003]本公开一般涉及存储器刷新技术。更具体而言，本公开涉及存储器架构以及用以刷新动态随机存取存储器(DRAM)阵列的方法
[0004]背景
[0005]具有更高密度以及更小特征尺寸的动态随机存取存储器(DRAM)的开发提高了DRAM刷新操作的速率来补偿较大数目的漏泄存储器单元。较高的DRAM刷新速率能够影响系统性能。例如，DRAM刷新操作可能妨碍性能，因为存储器条的所有打开页一般要被关闭后条才可以被刷新。此外，DRAM条访问在刷新操作期间一般不被允许，这进一步妨碍了系统性能。
[0006]概述
[0007]在本公开的一方面，公开了刷新动态随机存取存储器(DRAM)的方法。该方法包括检测该DRAM的处在DRAM条的行处的打开页在该DRAM条的打开子阵列内。该方法还包括当DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令。
[0008]另一方面公开了存储器控制器，其包括动态随机存取存储器(DRAM)以及用存储器总线耦合到该DRAM的刷新控制器。该刷新控制器包括先列后行(CBR)计数器以及控制逻辑。该控制逻辑可操作以根据CBR计数器的值来检测该DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内。该控制逻辑还可操作以在该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令。
[0009]在另一方面，存储器控制器包括动态随机存取存储器(DRAM)以及耦合到该动态随机存取存储器的刷新控制器。该刷新控制器包括先列后行(CBR)计数器。该刷新控制器包括用于根据CBR计数器的值来检测该DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内的装置。该刷新控制器还包括用于当该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的该目标刷新行发布刷新命令的装置。
[0010]另一方面公开了刷新动态随机存取存储器(DRAM)的方法。该方法包括检测该DRAM的处在DRAM条的行处的打开页位于该DRAM条的打开子阵列内的步骤。该方法还包括当该DRAM条的目标刷新行在该DRAM条的打开子阵列内时，延迟向该DRAM条的目标刷新行发布刷新命令的步骤。
[0011]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
[0012]附图简述
[0013]为了更全面地理解本公开，现在结合附图参阅以下描述。
[0014]图1是常规DRAM阵列架构的示图。
[0015]图2是DRAM阵列中的DRAM条的示图。
[0016]图3是根据本公开的诸方面的DRAM条的示图。
[0017]图4是解说根据本公开诸方面的DRAM存储器控制器的功能的功能性框图。
[0018]图5是根据本公开的另一方面解说包括命令调度器和刷新调度器以在检测到子阵列级冲突时延迟刷新操作的DRAM存储器控制器的框图。
[0019]图6是解说图5的DRAM存储器控制器的根据本公开一方面的功能的功能性框图。
[0020]图7是解说图5的DRAM存储器控制器的根据本公开另一方面的功能的功能性框图。
[0021]图8是解说图5的DRAM存储器控制器的根据本公开进一步方面的功能的功能性框图。
[0022]图9是解说根据本公开的一方面的用于延迟向位于DRAM条的打开子阵列内的目标刷新行发布刷新操作的方法的流程图。
[0023]图10是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
[0024]详细描述
[0025]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构与组件以避免煙没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
[0026]动态随机存取存储器(DRAM)规模伸缩持续进行以增加每块DRAM芯片的总位数。此增加的容量直接影响了 DRAM刷新操作的规范，DRAM刷新操作是位单元的值藉以被保持可读的过程。DRAM刷新操作的规范包括刷新命令被发送到DRAM条的间隔(tREFI)、以及刷新命令占用DRAM接口的时间量(tRFC)。
[0027]遗憾的是，DRAM规模伸缩也增加了弱留存单元(例如，具有较低的留存时间的单元)的数目。此类单元受制于频率刷新选项来维持所存储的信息。性能和功耗受到片上系统(SoC)或者其他类似计算机架构中的DRAM上的增加的刷新循环的显著影响。在没有增加的刷新循环的情况下，会因增加数目的弱留存单元而结果导致潜在的DRAM芯片产出损失。
[0028]根据本公开的方面，增加的动态随机存取存储器(DRAM)刷新速率的有害影响可以通过刷新DRAM条中的子阵列来得以缓解。在本公开的该方面，刷新DRAM条中的子阵列被执行而该存储器条中的其他子阵列被允许维持打开且同时允许访问这些其他子阵列。在本公开的另一方面，当DRAM条的目标刷新行在该DRAM条的打开子阵列中时，DRAM存储器控制器可以延迟向该DRAM条的该目标刷新行发布刷新命令。
[0029]图1 解说了包括八个 DRAM 条 102(102-1，—, 102-8)的 DRAM 100。每个 DRAM 条102包括四个DRAM子阵列104。虽然图1解说了每个条102包括四个子阵列104，但是应当理解，本公开的各实现一般可以在每个DRAM条102中包括32个、64个或者某个其他数目的子阵列104。局部感测放大器106被耦合到子阵列104。每个局部感测放大器106的大小对应于DRAM页大小。例如，在当前实现中，页大小能够至多为大约4千字节(4KB)。
[0030]虽然图1解说了每个刷新循环中仅有一行被刷新的简化情形，但是应当理解，每个刷新循环可以刷新不止一行。例如，DRAM条可以具有32K行，但是刷新循环可以被实现成8K循环。在这种情形中，在一刷新循环(tRFC)期间每条刷新四行。这四行通常分布到四个子阵列中。例如，在具有总共三十二个子阵列的DRAM条中，当其中四个子阵列中在执行刷新操作时，剩余的28个子阵列可以自由进行正常操作。然而，本说明书是针对每个刷新循环刷新一行(一个子阵列)的，以便简化解释。
[0031]局部感测放大器106通过较窄I/O感测放大器总线110被耦合到全局输入/输出(I/O)感测放大器108。在一个示例中，I/O感测放大器总线110可以是128位宽，然而应当理解I/O感测放大器总线110可以实现为具有不同总线宽度。在所解说的示例中，对于8ns的预取操作，DRAM输出总线112可以是16位宽。应当理解，DRAM输出总线112也可以实现为具有不同总线宽度。
[0032]按常规，为了刷新DRAM阵列中的条，整个条首先被关闭，并且在刷新操作期间不允许对于该条的访问。然而，根据本公开的诸方面，当每个条102中的特定行(例如，图1中所示的刷新行114)在全条刷新操作期间被刷新时，条102不应当被关闭，除非正