非易失性随机存取存储器的制造方法
【专利说明】非易失性随机存取存储器
[0001]相关申请的交叉引用
[0002]本申请以于2013年3月21日提交的美国临时申请N0.61/803，997，以及于2013年9月6日提交的美国专利申请N0.14/020，534为基础，并且要求美国临时申请N0.61/803, 997和美国专利申请N0.14/020, 534的优先权，其中所有的完整内容通过引用并入本文。
技术领域
[0003]本文中所描述的实施例一般涉及非易失性随机存取存储器。
【背景技术】
[0004]诸如磁性随机存取存储器的非易失性随机存取存储器已经被研究并且被发展为用于取代诸如DRAM和SRAM的易失性存储器的存储器。
[0005]为了降低开发成本并且执行平滑的更换，可期望通过使用与这些DRAM和SRAM相同的规格来操作非易失性随机存取存储器。通过使用非易失性随机存取存储器通过例如增加形成存储器单元阵列的存储体的数量并且减小将在这些存储体之间激活的存储体的数量，同样可获得低功耗以及常关型计算。
[0006]然而如果形成存储器单元阵列的存储体的数量增加，用于选择这些存储体中的每一个存储体的地址的位数同样增加。为了实现与以上所描述的这些易失性DRAM和SRAM相同的规格，有必要构建一个其中即使当地址的位数增加时，引脚数不增加并且操作速度不降低的系统。
【发明内容】
[0007]图1是示出非易失性随机存取存储器的图；
[0008]图2是示出接口的规格的图；
[0009]图3是示出存储器核心和外围电路的图；
[0010]图4是示出存储器单元阵列的图；
[0011]图5是示出第一实施例的时序图；
[0012]图6是示出第二实施例的时序图；
[0013]图7，8，9，10，11和12是示出加载第二实施例的命令和地址的示例的图；
[0014]图13是示出第三实施例的时序图；
[0015]图14是示出第四实施例的时序图；
[0016]图15，16和17是示出加载第四实施例的命令和地址的示例的图；
[0017]图18和19是示出分层字线结构的图；
[0018]图20是示出第二实施例的主/子字线的激活时间的变化的图；以及
[0019]图21是示出第四实施例的主/子字线的激活时间的变化的图。
【附图说明】
[0020]总之，根据一个实施例，非易失性随机存取存储器包括:具有存储体的存储器单元阵列，每个存储器包括行；对应于行提供的第一字线；锁存第一行地址信号的地址锁存电路；激活第一字线中的一个第一字线的行译码器；以及控制电路，其被配置为:执行当加载第一命令时基于存储体地址信号激活存储体中的一个存储体的第一操作，以及在地址锁存电路中锁存第一行地址信号的第二操作，并且当在第一命令之后加载第二命令时基于第二行地址信号和被锁存在地址锁存电路中的第一行地址信号通过行译码器执行激活第一字线中的一个第一字线的第三操作。
【具体实施方式】
[0021][非易失性随机存取存储器]
[0022]图1示出非易失性随机存取存储器。
[0023]非易失性随机存取存储器10包括存储器核心11，外围电路12和接口 13。
[0024]存储器核心11包括用于存储数据的多个磁阻元件(存储器单元)。外围电路12针对存储器核心11执行数据读/写。
[0025]接口 13接收用于读/写的控制信号，用于控制读/写的操作时间的时钟信号CK，以及用于确定读/写的内部操作并且指定在存储器核心11中将访问的存储器单元的地址的命令&地址信号CA[n:0]o
[0026]此外，接口 13输出读取数据D0UT[m:0]并且接收写入数据DIN[m:0]。
[0027]CA[n:0]意为(n+1)位命令 & 地址信号 CA[n]，CA[n_l]，…，CA[0]。D0UT[m:0]意为(m+1)位读取数据 D0UT[m]，D0UT[m_l]，…，D0UT[0]。DIN[m:0]意为(m+1)位写入数据 DIN[m]，DIN[m-l]，…，DIN[0]。
[0028]注意η和m两者均是自然数。
[0029]图2示出接口的规格。
[0030]非易失性随机存取存储器10的接口 13具有两个数据路径系统，以便例如并行地输出读取数据D0UT[m:0]并且接收写入数据DIN[m:0]，从而改进通量。
[0031]然而同样可能的是使用与输入路径和输出路径相同的数据路径系统。
[0032]根据控制信号CNT和命令&地址信号CA [η: 0]，在本实施例中，控制信号CNT仅包括时钟启动信号CKE和芯片选择信号bCS，并且基于编码的命令使用CA[n:0]来执行读取、写入等命令的译码。
[0033]注意CK同时是用于执行数据输入/输出的时钟信号，以及以上所描述的命令输入。
[0034]图3示出存储器核心和外围电路。
[0035]存储器核心11包括存储器单元阵列21，行译码器22和列译码器23。存储器单元阵列21包括k(k是2或大于2的自然数)个存储体B0，B1，…，Bk。因为可独立地激活存储体B0，B1，…，Bk，可通过例如在读/写期间仅激活必要存储体来降低功耗。
[0036]行译码器22例如对X位存储体地址信号BA [x: 0]译码，以便选择k个存储体B0，B1，…，Bk中的一个存储体，以及对y位行地址信号AR[y:0]译码，以便在所选择的存储体中选择一行。行地址信号AR[y:0]同样可包括例如高位，中位和低位。
[0037]列译码器23例如对z位列地址信号AC[z:0]译码，以便在存储器单元阵列21中选择一列。
[0038]外围电路12包括命令&地址锁存电路24，数据锁存电路25，控制电路26，地址锁存电路27和时钟发生器28。
[0039]命令&地址锁存电路24从主机14接收命令&地址信号CA [η: 0]。S卩，命令&地址锁存电路24暂时地保持用于确定读/写的内部操作的命令信号CMD，以及用于指定存储器核心11中地址的地址信号ADD。
[0040]将命令信号CMD传递到控制电路25。控制电路25基于来自主机的控制信号CNT和命令信号CMD控制内部操作。
[0041]地址信号ADD中，将存储体地址信号ΒΑ[χ:0]传递到行译码器22，将行地址信号AR[y:0]传递到地址锁存电路26，并且将列地址信号AC[z:0]传递到列译码器23。
[0042]如将在之后描述的本实施例，当输入用于在所选择的存储体中激活字线(行)的激活命令时，将行地址信号AR[y:0]的一部分输入到地址锁存电路26。此外，当先于激活命令的预定命令被输入时，将行地址信号AR[y:0]的另一部分提前输入到地址锁存电路26。
[0043]如上所述，在输入激活命令之前，提前输入行地址信号AR[y:0]的一部分。因此，即使当例如用于在存储器单元阵列21中选择字线(行)的行地址信号AR[y:0]的位数增加时，可将非易失性随机存取?存储器并入系统而无需增加引脚数以及降低操作速度，即无需改变规格。
[0044]注意预定的命令是例如用于对所选择的存储体预充电的存储体预充电命令。当输入存储体预充电命令时，行译码器22接收存储体地址信号BA[x:0]，并且开始对所选择的存储体预充电。
[0045]激活命令是用于实施在所选择的存储体中激活多个字线中的一个字线(所选择的字线)的激活操作。存储体预充电命令是用于在读/写的初始状态(预充电状态)中实施设定多个存储体中的一个存储体(所选择的存储体)的存储体预充电操作。
[0046]数据锁存电路27暂时地保持读取数据D0UT[m:0]或写入数据DIN[m:0]。读取数据D0UT[m:0]经由列译码器23从所选择的存储体中的存储器单元读取。写入数据DIN[m:0]经由列译码器23写入所选择的存储体中的存储器单元。
[0047]时钟发生器28基于来自主机的时钟信号CK生成内部时钟信号CLK。将内部时钟信号CLK输入到命令&地址锁存电路24，控制电路25，地址锁存电路26以及数据锁存电路27,并且控制这些电路的操作时间。
[0048]图4示出存储器单元阵列的示例。
[0049]在该示例中，将解释存储器单元阵列中的一个存储体Bk的布置。此外，采用磁性随机存取存储器作为非易失性随机存取存储器的示例。
[0050]以沿着行和列方向的阵列的形式布置多个存储器单元MC。以与多个行一一对应来形成多个字线WL0到WL1-Ι，并且在存储体Bk中以行方向运行。多个位线BL0到BLj-Ι在存储体Bk中以列方向运行。注意i为2或大于2的自然数，以及j为2或大于2的偶数。
[0051]—个存储器单元MC包括以串联连接的一个磁阻元件MTJ和一个选择晶体管(FET:场效应晶体管)Tr。一个存储器单元MC包括一个控制节点和两个电流节点。
[0052]控制节点连接到一个字线WL1-Ι。两个电流节点中的一个电流节点连接到偶数的位线BLj-2，并且另一电流节点连接到奇数的位线BLj-1。
[0053]磁阻元件MTJ包括其中磁化方向不变的第一铁磁层(磁化固定层)，其中磁化方向变化的第二铁磁层(磁化自由层)，以及在第一和第二铁磁层之间形成的绝缘层(隧道势皇层(tunnel barrier layer))。
[0054]磁阻元件MTJ是例如能够通过自旋转矩电流改变第二铁磁层的磁化方向的自旋转矩元件。即，在偶数的位线BLj-2和奇数的位线BLj-Ι之间流动的自旋转矩电流(双向电子电流)确定磁阻元件MTJ的第二铁磁层中的磁化方向。
[0055]注意磁阻元件MTJ可以是其中剩余磁化的磁化方向与薄膜表面(第一或第二铁磁层与绝缘层之间的界面)垂直的垂直磁化类型元件，或者其中该磁化方向与薄膜表面平行的面内磁化类型元件。
[0056][实施例]
[0057]以下将解释使用图1，2和3中示出的非易失性随机存取存储器的实施例。
[0058]S卩，前提是存储器单元阵列包括多个存储体，每个存储体包括多个行，并且以与多个行一一对应而形成多个字线。
[0059].第一 &第二实施例
[0060]图5不出根据第一实施例的时序图。
[0061]通过例如图3中示出的时钟发生器28生成内部时钟信号CLK。在内部时钟信号CLK的第一时钟周期(一个时钟周期)C1中，输入(加载)存储体预充电命令(第一