存储单元阵列及其单元结构的制作方法
【技术领域】
[0001]本发明总体涉及半导体存储器，更具体地，涉及半导体只读存储器(ROM)单元阵列结构。
【背景技术】
[0002]使用平面单元晶体管的传统的ROM单元阵列固有地表现为衬底的平面上的巨大的水平封装尺寸，因此在存储单元的按比例缩小方面施加了实际限制。因此，提出了存储单元阵列及其单元结构。
【发明内容】
[0003]根据本发明的一个方面，提供了一种半导体只读存储器(ROM)单位单元结构，包括:单元基底区域，限定出单元边界，单元基底区域包括布置在衬底上的具有宽形块状轮廓的覆盖式0D层，并且覆盖式0D层限定出被布置为与接地端(Vss)选择性连接的连续共用源极节点；漏极焊垫，设置在0D层之上，漏极焊垫与位线选择性地连接；垂直沟道结构，桥接漏极焊垫和0D层；以及栅极结构，垂直地设置在漏极焊垫和0D层之间并且与字线相连接；其中，单元边界被限定在0D层的覆盖范围内。
[0004]优选地，单位单元结构的0D接触件被设置在单元边界之外。
[0005]优选地，0D层是硅基衬底中的p型阱上的重掺杂的η型层。
[0006]优选地，该单元结构还包括:硅化物层，选择性地设置在0D层和漏极焊垫上，硅化物层的材料选自于由T1、Co、N1、Mo、Pt和它们的组合所构成的组。
[0007]优选地，0D层是在硅基衬底中的p型阱上外延生长的η型化合物材料；外延生长的化合物材料选自于由SiP成分、SiC成分、SiPC、S1、Ge、II1-V族材料以及它们的组合所构成的组。
[0008]优选地，垂直结构器件包括垂直的纳米沟道晶体管，每个单元结构均包括多个垂直的纳米沟道晶体管，并且漏极焊垫通过编码层选择性地连接至位线。
[0009]优选地，编码层包括至少一个漏极焊垫接触层和第一层通孔。
[0010]优选地，垂直纳米线晶体管是垂直围栅(VGAA)晶体管。
[0011 ] 优选地，位线被布置在第一层导电层中，而字线被布置在第二层导电层中。
[0012]根据本发明的另一方面，提供了一种与多行位线和多列字线相连接的半导体存储单元阵列，包括:多个子单元阵列，沿着列方向布置，每个子单元阵列均包括多个单位单元结构，而每个单位单元结构均包括:单元基底区域，限定出单元边界，单元基底区域包括被布置在衬底上的具有宽形块状轮廓并且限定了连续的共用源极节点的覆盖式0D层；漏极焊垫，设置在0D层之上并且选择性地连接至位线；垂直沟道结构，桥接漏极焊垫和0D层；栅极结构，垂直地设置在漏极焊垫和0D层之间并且选择性地与字线连接，其中，子单元阵列边界被限定成在0D层的覆盖范围内。
[0013]优选地，该单元阵列还包括:多个0D带状单元，每个0D带状单元分别被布置成沿着列方向邻接于子单元阵列，每个0D带状单元均包括:0D带状层，是邻接的子单元阵列的0D层的整体延伸；和至少一个第一连接模块，设置在0D带状层上。
[0014]优选地，第一连接模块选择性地建立起从子单元阵列的共用源极节点至接地端(Vss)的连接
[0015]优选地，该单元阵列还包括:至少一个第一层Vss线，被布置在每个0D带状单元之上并且位于一对相邻的位线之间。
[0016]优选地，第一层Vss线沿着列方向延伸且进入到主单元阵列区域，并且第一层Vss线与位线共享基本上相同的结构轮廓。
[0017]优选地，第一层Vss线基本上被布置在相应的0D带状单元区域内。
[0018]优选地，该单元阵列还包括:第二层Vss线，沿着行方向在0D带状单元区域之上延伸且横跨0D带状单元区域。
[0019]优选地，第一连接模块包括至少一个带状层0D接触件、第一层通孔、第一层导电层、第二层通孔以及第二层导电层，并且第一连接模块连接第一层Vss线和第二层Vss线。
[0020]优选地，通过选择性地使用第一层通孔来实施对子单元阵列中的ROM单元的编码，并且通过经过第一层通孔且从子单元阵列的共用源极节点至相应的第一层Vss线的选择性的连接来确定子单元阵列中的ROM单元的逻辑状态。
[0021]优选地，该单元阵列还包括:多个栅极带状单元，每个栅极带状单元分别被布置成沿着行方向与一子单元阵列邻接，每个栅极带状单元均包括:多个连续的栅极线层，顺序连接子单元阵列的一行中的多个垂直沟道结构，和多个第二连接模块，每个第二连接模块分别将连续的栅极线层连接至字线。
[0022]优选地，第二连接模块包括至少一个栅极接触件、第一层导电层以及第二层通孔。
【附图说明】
[0023]当结合附图阅读时能够从以下详细说明中最好地理解本发明的各个方面。应该注意的是，根据工业标准实践，各个部件并不按照比例绘制。实际上，为了清楚地论述，各个部件的尺寸可以任意增大或缩小。
[0024]图1A是示出了根据本公开的一个实施例的ROM单元结构的顶视结构示意图；
[0025]图1B示出了根据本发明的一个实施例沿着线m-m’截取的图1A中的ROM单元结构的横截面图；
[0026]图1C是示出了根据本发明的另一个实施例的ROM单元结构的顶视结构示意图；
[0027]图2A是示出了根据本发明的一个实施例的部分存储单元阵列的布局实现的顶视结构示意图。
[0028]图2B是示出了根据本发明的另一个实施例的部分存储器阵列的布局实现的顶视结构的示意图；
[0029]图3A示出的是根据本发明的一个实施例沿着线a-a’截取的图2A中示出的ROM单元结构的横截面图；
[0030]图3B示出的是根据本发明的一个实施例沿着线b-b’截取的图2A中的ROM单元结构的横截面图；
[0031]图4示出了根据本发明的一个实施例的存储单元阵列的顶视示意图；
[0032]图5A是示出了 ROM单元阵列的示例性的示意图；
[0033]图5B是示出了图5A的ROM单元阵列的布局实现的顶视示意图。
【具体实施方式】
[0034]以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
[0035]此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一(一些)元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
[0036]半导体ROM是一种由多行和多列的ROM单元以单元阵列形式构成的固态存储器，其被制造成在其中永久地存储着需要的数据。然后，可以通过字线和位线矩阵来存取存储在ROM单元阵列中的数据。通常，每个ROM单元均包括一个晶体管，当这个晶体管被字线和位线选中时，其被配置成处于“导通(1)”状态或“截止(0)”状态。字线通常与单元晶体管的栅极相连接。位线通常与单元晶体管的漏极相连接，而单元晶体管的源极通常与接地端(VSS)相连接。对ROM单元中的“导通”或“截止”状态的编码可以取决于从源极到VSS且穿过具体单元晶体管的路径是电连接的或是电隔离的。这种路径可以通过掩模(诸如，接触件、通孔或有源区域(0D))实施。例如，当单元晶体管中不存在通向VSS的源极接触件时，单元晶体管处于“截止”状态。
[0037]图5A是示出了具有两个示例性存储单元510 [i]和510 [i+Ι]的示例性的[2RX1C]R0M单元列阵列的示意图。在存储单元510[i]中，NM0S晶体管505[i]具有分别连接至字线(WL[i])和位线(BL)的栅极和漏极。NM0S晶体管505[i]的源极从接地端(VSS)处断开，即，通过打开开关508 [i]而使晶体管浮置。因此，当通过激活WL[i]和BL而选择存储单元510[i]时，BL将检测不到任何电流，这可以被解释为逻辑“0”。反之，在存储单元510[i+l]中，NM0S晶体管505[i+l]具有分别连接至字线WL[i+l]和同一 BL的栅极和漏极。NM0S晶体管505[i+l]的源极通过关闭开关508 [i+1]与VSS相连接。因此，当通过激活WL[i+l]和BL选择存储单元510 [i+1]时，BL将检测到NM0S晶体管510[i+l]的传导电流，这可以被解释为逻辑“1”。请注意分别代表存储单元510[i]和510[i+l]界线的两个分离的虚线框。对于为了满足尺寸缩小的倾向而实现的较高单元密度，减小的单位单元面积是可取的。
[0038]请参考图5B，它是示出了图5A的传统的ROM单元阵列的布局实现的顶视图。如在此所示，传统的ROM单元阵列主要在其存储单元中使用平面晶体管。存储单元510 [i]包括NM0S晶体管，该晶体管具有水平地放置在平面有源区域(0D)520[i]上的漏极区域522 [i]、栅极527 [i]、以及源极区域525 [i]。类似地，存储单元510 [i+1]包括NM0S晶体管，该晶体管具有水平地放置在平面有源区域(0D) 520 [i+Ι]上的漏极区域52