存储器单元阵列及形成存储器单元阵列的方法
【技术领域】
[0001]本文中所揭示的实施例涉及存储器单元阵列且涉及形成存储器单元阵列的方法。
【背景技术】
[0002]存储器是一种类型的集成电路，且可用于电子系统中以用于存储数据。存储器通常制造于一或多个个别存储器单元阵列中。存储器单元经配置以保留或存储处于至少两个不同可选择状态的存储器。在二进制系统中，所述状态被认为是“O”或“I”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上水平或状态的信息。经存储的存储器可为非易失性的，其中存储器状态经维持达大量时间段，且在许多情况下从电路完全移除电力。替代地，存储器可为易失性的，从而需要刷新(即，重写)且在许多情况下需要每秒多次刷新。
[0003]一种类型的非易失性存储器是相变存储器。此类存储器使用具有在两个不同相位之间(例如在非晶无序相位与结晶或多晶有序相位之间)切换的性质的可逆编程材料。两个相位可与显著不同值的电阻率相关联。目前，典型相变材料是硫属化物，但是也可开发其它材料。对于硫属化物，当材料从非晶(更多电阻性)相位转到结晶(更多导电性)相位时，电阻率可变动两个或两个以上数量级，且反之亦然。可通过局部地增加硫属化物的温度而获得相变。在150°C以下，两个相位均是稳定的。从非晶状态开始且升到高于约400°C的温度，微晶可发生快速成核，且如果将材料保持于结晶温度下达足够长时间段，那么其经历相变以变得结晶。可通过将温度升高到熔融温度(约600°C )以上随后快速冷却而引起逆转到非晶状态。
[0004]在相变存储器中，多个存储器单元通常布置成行及列以形成阵列或子阵列。每一存储器单元耦合到可由任何可切换装置(例如PN二极管、双极结晶体管、场效应晶体管等)实施的相应选择或存取装置。存取装置通常与称为存取线或字线者电耦合或形成其部分。电阻性电极与可切换装置电耦合且包括经配置以在足够电流从其中流过后就变热的加热器材料。接近于加热器材料提供相变材料，由此形成可编程存储元件。通过致使电流流过加热器材料而获得结晶温度及熔融温度，因此加热相变材料。电极(通常称为位线、数字线或选择线)电耦合到相变材料。
[0005]其它类型的存储器可不使用相变材料，可能会使用包括具有定位于其之间的可编程材料的一对电极的最简单且最小形式的存储器单元。
【附图说明】
[0006]图1是根据本发明的实施例的存储器单元阵列的示意图。
[0007]图2是根据本发明的实施例的存储器单元阵列的构造的图解斜视图。
[0008]图3是图1中的区域3的放大正视图。
[0009]图4是图1中的区域4的放大正视图。
[0010]图5是对图3的构造的替代实施例构造。
[0011]图6是对图3及5的构造的替代实施例构造。
[0012]图7是根据本发明的实施例的过程中的衬底片段的图解俯视平面图。
[0013]图8是通过图7中的线8-8截取的图7的衬底的视图。
[0014]图9是通过图7中的线9-9截取的图7的衬底的视图。
[0015]图10是图7的衬底在由图7展示的步骤之后的处理步骤处的视图。
[0016]图11是通过图10中的线11-11截取的图10的衬底的视图。
[0017]图12是图11的衬底在由图11展示的步骤之后的处理步骤处的视图。
[0018]图13是图12的衬底在由图12展示的步骤之后的处理步骤处的视图。
[0019]图14是图13的衬底在由图13展示的步骤之后的处理步骤处的俯视图。
[0020]图15是通过图14中的线15-15截取的图14的衬底的视图。
[0021]图16是图14的衬底在由图14展示的步骤之后的处理步骤处的视图。
[0022]图17是通过图16中的线17-17截取的图16的衬底的视图。
[0023]图18是通过图16中的线18-18截取的图16的衬底的视图。
[0024]图19是图16的衬底在由图16展示的步骤之后的处理步骤处的视图。
[0025]图20是通过图19中的线20-20截取的图19的衬底的视图。
[0026]图21是通过图19中的线21-21截取的图19的衬底的视图。
[0027]图22是根据本发明的实施例的过程中的衬底片段的图解俯视平面图。
[0028]图23是通过图22中的线23_23截取的图22的衬底的视图。
[0029]图24是通过图22中的线24_24截取的图22的衬底的视图。
[0030]图25是图22的衬底在由图22展示的步骤之后的处理步骤处的视图。
[0031]图26是通过图25中的线26-26截取的图25的衬底的视图。
[0032]图27是通过图25中的线27_27截取的图25的衬底的视图。
【具体实施方式】
[0033]图1是根据本发明的一些实施例的前导存储器单元阵列或子阵列及实例存储器单元阵列或子阵列的示意表示。如此文档中所使用，“子阵列”也可被视为阵列。图1的存储器阵列10包括存取线12 (例如，字线)、感测线14 (例如，位线)，及与存取线及感测线的相交点相关联的个别存储器单元16。存储器单元16是相对于在高度上从埋入式存取线12向外延伸且沿着埋入式存取线12间隔开的支柱而制造，例如如下文中将描述。存取线12是相对于半导体衬底而埋入，且包括导电掺杂半导体材料(例如，经掺杂为η+的单晶硅，其中“η”是实例第一导电类型)。在一些实施例中，选择装置18(例如，二极管)位于个别存储器单元16与存取线12之间。
[0034]导电掺杂半导体材料通常不如金属材料导电。在此文档的上下文中，“金属材料”定义元素金属、两种或两种以上元素金属的合金及导电金属化合物中的任一者或组合。鉴于此较低导电性，将存取线13提供为与埋入式存取线12进行电路并联且在高度上从埋入式存取线12向外，由此形成个别埋入式存取线12及外部存取线13的线对15。多个导电通孔20是沿着个别埋入式及外部存取线的线对而提供，且电耦合个别埋入式及外部存取线的线对。多个存储器单元16沿着线对15在紧邻近通孔20之间。穿过通孔20的较高导电线13沿着个别存取线对15提供比单独地使用导电掺杂半导体存取线12将产生的导电性大的导电性。
[0035]图1展示在紧邻近导电通孔20中的每一者之间的四个个别存储器单元16，但是更少或理想地更多的存储器单元可在紧邻近通孔之间。不管如何，导电通孔20之间的个别存储器单元16均可由于与导电通孔20相隔的不同相应距离而经历相对于存取线对15的不同电阻。例如，认为R2、&及R4是沿着埋入式存取线12在紧邻近存储器单元之间的电阻，且认为&及R5是在末端存储器单元与紧邻近通孔20之间的电阻。最左侧说明的存储器单元经历与R2+R3+R4+R5并联的电阻R1,而紧接右侧的存储器单元经历与R3+R4+R5并联的Ri+R2。减小相对于最远离导电通孔的那些存储器单元的电阻可改善存储器阵列的性能。另外或替代地，减小此类电阻可使能够在导电通孔之间提供更多存储器单元，由此减少导电通孔的数目且增加电路密度。
[0036]接着参考图2到4中展示的构造9描述根据本发明及图1的示意图的存储器单元阵列的实例结构实施例。在适当情况下已使用来自图1的示意图的相似数字。固体电介质材料将可能环绕图2到4中的空隙空间且位于所述空隙空间中，且为了清晰起见而在观看操作电路组件时未加以展示。在各种图中使用符号以指示半导体材料中的掺杂剂含量。具体地说，一些或全部名称P+、P、P-、η-、η及η+可用于指示掺杂的导电类型及含量。此外，使用“ + 或无“ + ”或识别的区域之间或之中的掺杂剂浓度差可取决于所掺杂的特定材料而变动。不管如何，“ + ”指示比在“P”或“η”之后的无符号大的掺杂剂浓度，且在“P”或“η”之后的无符号指示比大的掺杂。单晶硅中的“+”区域的实例掺杂剂浓度是至少约119原子/cm 3 (且在一些实例中，应用可为从约119原子/cm 3到约10 2°原子/cm3)。未使用“ + ”或表达的实例掺杂剂浓度是从约118原子/cm 3到约10 19原子/cm 3。区域的实例掺杂剂浓度小于约5X1018原子/cm3。在本文中使用术语“P”及“η”以指掺杂剂类型(即，第一类型或第二类型)及相对掺杂剂浓度两者，除非用连字符号连接到单词“类型”。因此，为了解释本发明及所附权利要求书，应理解，术语“P型掺杂”及“η型掺杂”是指区域的掺杂类型而非是指相对掺杂剂含量。此外，对第一导电类型及第二导电类型的参考是指其任一者可为与掺杂剂含量/浓度无关的P型或η型的不同