导电类型。
[0037]图2到4的构造包括埋入式存取线12，埋入式存取线12包括(例如)使用展示为η+的第一导电类型掺杂的导电掺杂半导体材料24。本文中描述的任何材料、区域及/或结构可为均质或非均质。此外，各自可使用任何适合现有或待开发技术(具有或不具有等离子)(实例为原子层沉积、化学汽相沉积、物理汽相沉积、外延生长、扩散掺杂及离子植入)而形成。在所描绘的实例中，第二导电类型半导体材料22在高度上从导电掺杂第一类型半导体材料24向内，且展示为ρ。半导体材料22可由半导体基底(例如，单晶硅晶片及/或绝缘体上半导体衬底)组成。可将半导体基底称为或视为半导体衬底或半导体衬底的部分。在此文档的上下文中，术语“半导体衬底”或“半导电衬底”经定义意指包括半导电材料的任何构造，包含但不限于例如半导电晶片(其上单独地或组合地包括其它材料)及半导电材料层(单独地或组合地包括其它材料)的块体半导电材料。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导电衬底。
[0038]在一些实施例中，ρ型掺杂区域22可为双极晶体管的集电极区域。在一些实施例中，区域22可为含有与集成电路制造相关联的一或多个结构的半导体基底的部分。例如，基底可包括CMOS及/或其它逻辑电路。此类逻辑电路可经配置以控制在存储器阵列10的存储器单元的编程及/或读取期间的电流的某一方面。
[0039]支柱26在高度上从埋入式存取线12向外延伸且沿着埋入式存取线12间隔开。支柱个别地包括个别存储器单元16，且在一个实施例中包括埋入式存取线12与存储器单元16之间的选择装置18。在所描绘的实例中，选择装置18呈包括η+材料24的延伸及上覆ρ+半导体材料区域28的二极管的形式。材料24的最上部分可为n ( S卩，在“ + ”与掺杂剂浓度之间)，且区域28的最内部分可为P (即，在“ + ”与掺杂剂浓度之间)。可使用替代选择装置及构造，包含可能不会包含选择装置的构造。将实例存储器单元16展示为个别地包括在其之间具有相变材料34及加热器材料36的一对电极30及32。只作为实例，实例相变材料34包含硫属化物，例如基于GeSbTe的材料。实例加热器材料36包含基于TiSiN的材料及其中具有除硅以外的材料的基于TiN的材料。电极30及32包括任何适合导电材料，例如导电掺杂半导体材料及/或金属材料(例如，元素钨及/或例如硅化钴的耐火金属硅化物)。
[0040]在一个实施例中，所述对电极包括高度上外部电极32及高度上内部电极30。高度上外部电极32包括电耦合从不同个别埋入式存取线12延伸的支柱26的感测线14。感测线14包括任何适合导电材料，例如导电掺杂半导体材料及/或金属材料(例如，元素钨39上方的元素铜41)。在一个实施例中且如所示，相变材料34排列于在高度上从个别选择线14向内且沿着个别选择线14延伸的个别线42中。替代地，此可经分离(未展示)为经隔离支柱26的部分。在一个实施例中，加热器材料36包括具有第一部分44及在高度上从第一部分44向外延伸的第二部分46的角板结构。此可(作为实例)通过在电介质或其它材料中的相应开口的侧壁及基底(例如，底部)上方沉积加热器材料而形成。可接着使用光刻屏蔽来图案化加热器材料以形成图2及4中展示的加热器材料构造36。替代地，可使用无屏蔽各向异性间隔件蚀刻过程来图案化加热器材料，借此将加热器材料从除内部电极30的至少一些水平表面以外的水平表面上方移除(且在蚀刻之前具有或不具有额外间隔件层的先前沉积)。可使用任何替代存储器单元构造，例如具有在其之间具有可编程材料而无相变及/或加热器材料的一对电极的任何替代存储器单元构造。
[0041]外部存取线13(图2)在高度上从支柱26及埋入式存取线12向外。外部存取线13相比于埋入式存取线12具有更高导电性。实例外部存取线材料是金属材料，其中元素铜是特定实例。任何适合高度上厚度可用于多种材料，其中对于在内部存取线轮廓12内的材料24的那个部分的实例是约1，000埃，且对于外部存取线13的实例为约2，000埃。
[0042]多个导电通孔20沿着个别埋入式存取线12及个别外部存取线13的线对15 (图1)间隔开且电耦合线对15。多个支柱26沿着线对在紧邻近通孔20之间，例如如图1及2中所示的四个支柱26。此外，理想地，四个以上的支柱(例如，数十个、数百个等)可沿着存取线对在通孔中的紧邻近者之间。导电通孔可包括任何导电材料(理想地为金属材料)，且其中将实例通孔20展示为硅化钴及钨的复合物。
[0043]导电金属材料50直接抵靠埋入式存取线12的顶部且在支柱26之间沿着个别埋入式存取线12延伸。因此，金属材料50包括个别埋入式存取线12的部分。在此文档中，当存在材料或结构相对于彼此的至少某种物理触碰接触时，所叙述材料或结构彼此“直接抵靠”。相比之下，前面无“直接”的“上方”、“上”及“抵靠”涵盖“直接抵靠”以及其中介入材料或结构引起所叙述材料或结构相对于彼此不物理触碰接触的构造。金属材料50相比于导电掺杂半导体材料24具有更高导电性。在一个实施例中，金属材料50与导电掺杂半导体材料24之间(S卩，穿过材料24及50的界面)的电接触电阻小于导电掺杂半导体材料24的固有电阻的一半。
[0044]在一个实施例中，直接抵靠埋入式存取线12的顶部的金属材料50的所述部分是金属硅化物(例如，硅化钴及/或硅化钛等)，且在一个实施例中其中金属硅直接抵靠的埋入式存取线12的所述部分(即，至少顶部)包括元素硅。在一个实施例中，金属材料50基本上由金属硅化物组成。在一个实施例中，金属材料50包括除金属硅化物(即，元素、合金及/或金属化合物)以外的直接抵靠金属硅化物的金属。在一个实施例中，直接抵靠埋入式存取线12的顶部的金属材料50的所述部分并非金属硅化物(例如，元素钨、钛及/或氮化钛)。在一个实施例中，金属材料50不含金属硅化物。在其中直接抵靠埋入式存取线12的金属材料50的部分是除金属硅化物以外者的一个实施例中，此类部分是元素金属、元素金属的合金或由除导电掺杂半导体材料的元素以外的元素组成的另一金属化合物中的至少一者。在一个特定实例中，金属材料可包括直接抵靠材料24的顶部的硅化钛，其中氮化钛直接抵靠硅化钛且在硅化钛顶部上，且元素钨直接抵靠氮化钛且在氮化钛顶部上。
[0045]直接抵靠埋入式存取线顶部的金属材料可能或可能不在高度上延伸到支柱下方。图2到4描绘实例实施例，其中金属材料50确实在高度上延伸到支柱下方，但在其下方不与其自身互连。图5描绘替代实施例衬底构造9a。在适当情况下已使用来自上述实施例的相似数字，其中使用后缀“a”指示一些构造差异。在构造9a中，金属材料50a确实在支柱26下方与其自身互连。
[0046]图6说明又一替代构造％。在适当情况下已使用来自上述实施例的相似数字，其中使用后缀“b”指示一些构造差异。在构造9b中，金属材料50b不会延伸到支柱26的任何部分下方。
[0047]在支柱26之间提供较高导电金属材料50 (即使此在其下方或其周围不与其自身互连)可减小埋入式存取线12的电阻，由此改善存储器阵列操作及/或使存储器单元的更多支柱能够提供于紧邻近导电通孔20之间。
[0048]本发明的实施例涵盖形成存储器单元阵列的方法，其中接着参考图7到21描述此类实例实施例。参考图7到9，前导衬底构造100经展示为可用于制造图1到6的实施例中的任何者。在适当情况下已使用来自上述实施例的相似数字。在一个实施例中，构造100包括半导体材料22及24，其已被适当地掺杂、植入及/或以其它方式处理以提供所要掺杂剂类型及浓度。屏蔽材料已提供于导电掺杂半导体材料24上方，其中展示两种材料102(例如，垫氧化物)及104 (例如，氮化硅)。在其中支柱26及埋入式存取线12将最终形成之处展示支柱区域26R及埋入式存取线区域12R。
[0049]参考图10及11，浅沟槽106已形成到导电掺杂半导体材料24中。在此文档中，将沟槽称为“深”(如下文中所使用)或“浅”只是相对于彼此在高度上深度的程度。可使用光刻图案化及随后各向异性蚀刻及/或以其它方式来形成本文中形成的沟槽。在一个实施例中，材料24包括已使用第一导电类型的导电增强掺杂剂进行导电掺杂的硅。
[0050]参考图12，浅沟槽106的侧壁及基底已加衬有电介质108。实例材料108包括通过半导体材料24的氧化而形成的二氧化硅。电介质材料108可含与屏蔽材料102或104相同的成分(其中此中的至少一者是电介质)或可含与材料102及104不同的成分。如本文中所使用，“不同成分”只要求可彼此直接抵靠的两种所叙述材料的那些部分在化学上及/或物理上不同(例如，如果此类材料非均质)。如果两种所叙述材料彼此不直接抵靠，那么“不同成分”只要求彼此最接近的两