快闪存储器及其形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及快闪存储器及其形成方法。
【背景技术】
[0002]随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。
[0003]典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极(floating gate)和控制栅极(control gate);其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅极形成于衬底上，通过一层隧穿介质层(tunnel oxide)相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道(channel)的开/关，而此沟道的开/关即为判断信息值O或I的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。
[0004]快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率(coupling rat1)有关。稱合率是指施加于控制栅极上的电压稱合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。
[0005]因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种快闪存储器及其形成方法，提高快闪存储器的耦合率，从而降低工作电压，提高读写信息的速度，且降低快闪存储器的运行功耗。
[0007]为解决上述问题，本发明提供一种快闪存储器的形成方法，包括:提供半导体衬底，所述半导体衬底内具有隔离结构，在相邻隔离结构之间的半导体衬底表面依次形成有隧穿介质层和第一浮栅导电层，且所述第一浮栅导电层的顶部低于所述隔离结构顶部；形成覆盖于所述隔离结构和第一浮栅导电层表面的第二浮栅导电层，所述第二浮栅导电层的材料与第一浮栅导电层的材料相同；对所述第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；采用各向异性刻蚀工艺，刻蚀所述第二浮栅导电层，直至暴露出隔离结构的顶部，在所述第一浮栅导电层表面形成浮栅侧墙，且所述浮栅侧墙位于隔离结构侧壁；以所述浮栅侧墙为掩膜，刻蚀去除部分厚度的第一浮栅导电层，在第一浮栅导电层内形成凹槽；形成覆盖所述隔离结构、具有凹槽的第一浮栅导电层、以及浮栅侧墙的栅间介质层；形成覆盖于所述栅间介质层表面的控制栅导电层。
[0008]可选的，所述第二浮栅导电层的材料为多晶硅。
[0009]可选的，采用离子注入工艺进行所述掺杂。
[0010]可选的，所述离子注入的注入离子包括锗离子，所述离子注入工艺参数为:锗离子注入剂量为lE15atom/cm2至lE16atom/cm2,锗离子注入能量为20kev至lOOkev。
[0011]可选的，所述离子注入的注入离子还包括硼离子，所述硼离子注入剂量为lE14atom/cm2 至 lE15atom/cm2,硼离子注入剂量为 2kev 至 lOkev。
[0012]可选的，所述各向异性刻蚀工艺为等离子体刻蚀工艺。
[0013]可选的，所述等离子体刻蚀工艺的工艺参数为:刻蚀气体为CF4、CHF3> CH2F2, CH3F,C4F8或C5F8中的一种或几种，刻蚀气体流量为10sccm至500sccm，源功率为200瓦至1000瓦，偏置电压为OV至100V。
[0014]可选的，采用干法刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层，所述干法刻蚀工艺参数为:刻蚀气体包括ci2、HBr和02，Cl2的流量为50sccm至200sccm，HBr流量为50sccm至200sccm, O2流量为5sccm至50sccm,腔室压强为5毫托至20毫托,源功率为200瓦至500瓦，偏置功率为100瓦至300瓦。
[0015]可选的，在形成所述具有凹槽的第一浮栅导电层之后、形成栅间介质层之前，还包括步骤:形成覆盖于所述隔离结构、具有凹槽的第一浮栅导电层、以及浮栅侧墙表面的第三浮栅导电层；采用各向异性刻蚀工艺，刻蚀所述第三浮栅导电层，直至暴露出隔离结构顶部，在所述第一浮栅导电层的凹槽侧壁形成导电侧墙。
[0016]可选的，所述第三浮栅导电层的材料为多晶硅。
[0017]可选的，在形成所述栅间介质层之前，还包括步骤:去除部分厚度的隔离结构，使得隔离结构顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面。
[0018]可选的，采用湿法刻蚀工艺去除部分厚度的隔离结构，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
[0019]可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠层结构。
[0020]可选的，所述控制栅导电层的材料为多晶硅。
[0021]可选的，所述隔离结构的形成步骤包括:在所述半导体衬底表面依次形成隧穿介质膜和第一浮栅导电膜；在所述第一浮栅导电膜表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，依次刻蚀第一浮栅导电膜、隧穿介质膜和部分厚度的半导体衬底，形成沟槽；在所述沟槽内填充隔离层，形成隔离结构，所述隔离结构顶部与所述图形化的掩膜层顶部齐平，且在相邻隔离结构之间的半导体衬底表面依次形成有隧穿介质层和第一浮栅导电层；去除所述图形化的掩膜层。
[0022]本发明还提供一种快闪存储器，包括:半导体衬底；隔离结构，所述隔离结构位于半导体衬底内，且所述隔离结构顶部高于半导体衬底表面；隧穿介质层，所述隧穿介质层位于相邻隔离结构之间的半导体衬底表面；第一浮栅导电层，所述第一浮栅导电层位于隧穿介质层表面，靠近隔离结构区域的第一浮栅导电层具有第一厚度，远离隔离结构区域的第一浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；浮栅侧墙，所述浮栅侧墙位于具有第一厚度的第一浮栅导电层表面；栅间介质层，所述栅间介质层位于隔离结构、第一浮栅导电层和浮栅侧墙表面；控制栅导电层，所述控制栅导电层位于栅间介质层表面。
[0023]可选的，所述具有第二厚度的第一浮栅导电层表面形成有导电侧墙。
[0024]可选的，所述隔离结构顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面。
[0025]与现有技术相比，本发明的技术方案具有以下优点:
[0026]本发明提供一种快闪存储器的形成方法，其中，依次形成位于隧穿介质层表面的第一浮栅导电层和第二浮栅导电层，且对第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；采用各向异性刻蚀工艺刻蚀所述第二浮栅导电层，形成位于隔离结构侧壁的浮栅侧墙；所述浮栅侧墙为形成的快闪存储器浮栅的一部分，且由于浮栅侧墙的上表面面积大于底部面积；与不形成浮栅侧墙相比，本发明增加了浮栅和控制栅导电层的重叠面积，从而提高了快闪存储器的耦合率，降低快闪存储器的工作电压和功耗。
[0027]同时，刻蚀第二浮栅导电层形成浮栅侧墙，所述浮栅侧墙的刻蚀速率小于第一浮栅导电层的刻蚀速率；以浮栅侧墙为掩膜，采用各向异性刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层，所述刻蚀工艺对浮栅侧墙造成的损伤小，且在所述第一浮栅导电层中形成凹槽，则凹槽的侧壁面积也为浮栅和控制栅导电层间重叠面积的一部分，从而进一步增加浮栅和控制栅导电层的重叠面积，进一步提高快闪存储器的耦合率。
[0028]进一步，在第一浮栅导电层的凹槽侧壁形成导电侧墙，所述导电侧墙具有弧形的上表面；与第一浮栅导电层的凹槽相比，所述导电侧墙与第一浮栅导电层形成的沟槽具有更平滑的底部拐角，减小了形成栅间介质层的工艺难度，从而避免出现栅间介质层堆积问题，进一步增加浮栅和控制栅导电层的重叠面积，进一步提高快闪存储器的耦合率。
[0029]本发明还提供一种快闪存储器，采用了性能优越的快闪存储器结构，靠近隔离结构区域的第一浮栅导电层具有第一厚度，远离隔离结构区域的第一浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；第一浮栅导电层具有厚度差使得第一浮栅导电层具有凹陷的内侧壁，所述内侧壁面积也为浮栅和控制栅导电层重叠面积的一部分；与第一浮栅导电层的各区域厚度一致相比，本实施例的浮栅和控制栅导电层的重叠面积增加了，从而增加了浮栅和控制栅导电层之间的电容，提高快闪存储器的耦合率，降低工作电压和功耗，优化快闪存储器的电学性能。
[0030]同时，本发明实施例中，在第一厚度的第一浮栅导电层表面具有浮栅侧墙，所述浮栅侧墙