半导体器件结构及其制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，具体涉及一种半导体器件结构及其制作方法。
【背景技术】
[0002]在现有的半导体器件中，采用应变硅的方法可以提升半导体器件中沟槽载流子迁移率，这种方法通过物理方法拉伸或是压缩硅晶格来达到提高CMOS器件载流子迁移率以至提闻晶体管性能。
[0003]在现有技术的一种应力CMOS器件中，源区、漏区不仅设于衬底之中，还高出衬底表面，这样的结构有利于提升CMOS器件的性能。
[0004]与此同时，CMOS器件中的源区、漏区与栅极之间的距离将影响整个CMOS器件的性倉泛。
[0005]但是，源区、漏区与栅极之间的距离的减小在实际制作中受到各种因素的限制，因此，如何进一步减小所述源区、漏区与栅极之间的距离，成为本领域技术人员亟待解决的问题。
【发明内容】
[0006]本发明解决的问题是在进一步减小源区、漏区与栅极之间距离的同时，还能够调节源区、漏区高出衬底表面部分与栅极之间的距离。
[0007]为解决上述问题，本发明提供一种半导体器件结构的制作方法，包括:
[0008]提供衬底；
[0009]在所述衬底上形成栅极结构；
[0010]在所述栅极结构的侧壁上形成第一阻挡层；
[0011]在所述第一阻挡层露出的衬底中形成沟槽；
[0012]在所述沟槽中形成嵌入式应力层；
[0013]在所述栅极结构的侧壁上形成第二阻挡层；
[0014]在所述第二阻挡层露出的嵌入式应力层上形成凸出的半导体层，所述嵌入式应力层与所述凸出的半导体层用于形成所述半导体器件结构的源区和漏区。
[0015]可选的，在形成第一阻挡层的步骤中，通过沉积的方式在所述栅极结构以及栅极结构露出的衬底上覆盖第一阻挡层材料，之后通过刻蚀去除栅极结构顶部以及衬底上的第一阻挡层材料形成所述第一阻挡层。
[0016]可选的，所述第一阻挡层为氮化硅阻挡层。
[0017]可选的，在形成沟槽的步骤中，所述沟槽为Σ型沟槽；所述衬底为硅衬底，在形成嵌入式应力层的步骤中，所述嵌入式应力层为锗硅应力层。
[0018]可选的，在形成嵌入式应力层的步骤中，通过选择性外延的方式形成所述嵌入式应力层。
[0019]可选的，所述第一阻挡层为氮化硅阻挡层，形成第二阻挡层的步骤包括:
[0020]在所述氮化硅阻挡层上形成氧化物介质层。
[0021]可选的，在形成第二阻挡层的步骤之前，还包括步骤:
[0022]去除所述第一阻挡层。
[0023]可选的，在形成第二阻挡层的步骤中，还包括以下分步骤:
[0024]在所述衬底以及所述栅极结构上覆盖介质层；
[0025]去除部分介质层，以暴露出所述嵌入式应力层，剩余的介质层在所述栅极结构的侧壁形成所述第二阻挡层。
[0026]可选的，所述第二阻挡层为氮化硅阻挡层，采用化学气相沉积的方法形成所述氮化娃材料的介质层。
[0027]可选的，形成第二阻挡层的步骤包括:使所述第二阻挡层的厚度不小于3纳米。
[0028]可选的，所述凸出的半导体层为硅层或者锗硅层，形成凸出的半导体层的步骤包括:采用选择性外延生长的方式形成所述凸出的半导体层。
[0029]可选的，所述衬底分为PMOS区域和匪OS区域，所述半导体器件结构为PMOS ；
[0030]形成栅极的步骤包括:在PMOS区域和NMOS区域上均形成栅极结构；
[0031]形成第一阻挡层的步骤包括:在PMOS区域和NMOS区域的栅极结构以及栅极结构露出的衬底上覆盖第一阻挡层材料；
[0032]在NMOS区域栅极结构和第一阻挡层材料上形成第一遮挡层；
[0033]以第一遮挡层为掩模，去除PMOS区域栅极结构顶部以及PMOS区域衬底上的第一阻挡层材料，以在PMOS区域的栅极结构的侧壁上形成所述第一阻挡层。
[0034]可选的，所述衬底为硅衬底，在形成PMOS器件之后，还包括在NMOS区域的衬底上形成NMOS ；
[0035]形成NMOS的步骤包括:
[0036]在PMOS器件上覆盖第二遮挡层；
[0037]去除NMOS区域的栅极结构顶部和NMOS区域衬底上的第一阻挡层材料，以形成硬掩模；
[0038]在所述硬掩模露出的衬底中形成碳化硅应力层，使所述碳化硅应力层凸出于衬底表面。
[0039]此外，本发明还提供一种半导体器件结构，包括:
[0040]衬底；
[0041]设置于所述衬底上的栅极结构，所述栅极结构的侧壁设有阻挡层；
[0042]设于所述衬底中的嵌入式应力层；
[0043]设于所述嵌入式应力层上方的凸出的半导体层；所述凸出的半导体层与所述嵌入式应力层用于形成所述半导体器件结构的源区和漏区；
[0044]所述凸出的半导体层与所述阻挡层相接触。
[0045]可选的，所述衬底为硅衬底，所述半导体器件结构为PM0S，所述嵌入式应力层为锗娃作应力层。
[0046]可选的，所述凸出的半导体层为硅层或者锗硅层。
[0047]可选的，所述阻挡层包括依次设于所述栅极结构侧壁的第一阻挡层以及第二阻挡层。
[0048]可选的，所述第一阻挡层和第二阻挡层均为氮化硅阻挡层。
[0049]可选的，所述阻挡层的厚度不小于3纳米。
[0050]与现有技术相比，本发明的技术方案具有以下优点:
[0051]通过先形成所述嵌入式应力层，并在形成所述第二阻挡层之后形成所述凸出的半导体层，使所述嵌入式应力层以及凸出的半导体层形成半导体器件的源区和漏区，所述嵌入式应力层能够尽量靠近所述栅极结构，提升半导体器件的性能；同时，通过调节所述第二阻挡层的厚度能够控制所述凸出的半导体层与所述栅极结构之间的距离，以满足半导体生产的不同需要。另外，所述第一阻挡层也能够在形成所述沟槽的时候保护所述栅极结构不受影响。
[0052]进一步，采用氮化硅作为材料形成所述第一阻挡层，可以对所述栅极结构之间起到较为理想的保护作用。
[0053]进一步，在所述第一阻挡层上形成氧化物介质层能够较好的将所述第一阻挡层与第二阻挡层进行隔离。
[0054]进一步，使所述第二阻挡层的厚度不小于3纳米，可以较好的将所述凸出的半导体层与所述栅极结构进行隔离。
[0055]进一步，采用选择性外延生长的方式能够形成较为理想的凸出的半导体层。
【附图说明】
[0056]图1是本发明半导体器件结构的制作方法一实施例的流程图；
[0057]图2至图12是本发明半导体器件结构的制作方法在各个步骤中半导体器件的结构示意图。
【具体实施方式】
[0058]在CMOS器件中，在衬底中的源区、漏区与衬底上栅极之间的距离往往直接影响CMOS器件的性能。
[0059]以具有Σ (西格玛)型源区、漏区的CMOS器件为例，这种形状的源区、漏区呈六边形，在测定这种形状的源区、漏区与栅极之间的距离时，通常通过测量所述六边形的尖端(tip)与栅极之间的距离来判断。这种距离包括垂直距离(vertical space)以及横向距离(lateral space)。垂直距离以及横向距离越小，Σ型源区的源区或者漏区也就越靠近栅极，产生的应力越大，越有利于CMOS器件提高载流子迁移率，CMOS器件的性能也就越好。
[0060]对于源区、漏区均高出衬底表面的情况，以栅极侧壁上的隔离层为生长停止层在衬底中形成Σ型应力层时，所述隔离层越薄，可以减小源区、漏区与栅极之间的距离。但是，所述隔离层还用于实现高于衬底的源区、漏区与栅极之间的绝缘，若所述隔离层的厚度越小，容易增大高于衬底的源区、漏区与栅极之间的寄生电容增加，不利于提升CMOS器件的性能。
[0061]此时，需要一种既能够尽量减小衬底中的源区、漏区与栅极之间距离，同时又使高于衬底部分的源区、漏区与栅极之间的距离可调的方法。
[0062]为此，本发明提供一种半导体器件结构的制作方法，通