芯片封装结构以及芯片封装结构的制作方法
【技术领域】
[0001]本发明是有关于一种半导体封装结构以及半导体封装结构的制作方法，且特别是有关于一种指纹感测芯片封装结构以及指纹感测芯片封装结构的制作方法。
【背景技术】
[0002]指纹感测封装构造能附加装设于各式的电子产品，例如移动电话、笔记型电脑、平板电脑等，用以辨认使用者的指纹。目前指纹辨识器已可利用半导体工艺制作并加以封装，不同于传统的IC封装，指纹感测芯片应具有外露的感测区，方可辨识指纹。
[0003]一般而言，指纹感测封装构造主要包含基板、指纹感测芯片以及填充胶体。指纹感测芯片的有源面上具有感测区，其中，指纹感测芯片设置在基板的上表面，并例如通过金线电性连接指纹感测芯片的焊垫至基板上的信号传输线路。填充胶体形成于指纹感测芯片表面的局部以包覆金线，但由于指纹感测区为裸露状态，因此容易因碰撞而损坏或受潮。并且，为防止金线外露，填充胶体的厚度较厚，因而导致指纹感测区与胶体表面的高度差增加，甚而导致指纹辨识的灵敏度降低。
【发明内容】
[0004]本发明提供一种芯片封装结构，其具有覆盖指纹感测线路的图案化介电层，此图案化介电层的厚度可薄化且厚度均匀，并可提升指纹辨识的灵敏度。
[0005]本发明提供一种芯片封装结构的制作方法，其所制作出的芯片封装结构具有覆盖指纹感测线路的图案化介电层，此图案化介电层的厚度可薄化且厚度均匀，并可提升指纹辨识的灵敏度。
[0006]本发明的芯片封装结构包括可挠性基材、图案化线路层、指纹感测芯片、多个凸块、图案化介电层及填充胶层。图案化线路层设置于可挠性基材上并包括指纹感测线路以及多个接点。指纹感测芯片设置于可挠性基材上并电性连接指纹感测线路。指纹感测芯片包括有源表面、背面及多个设置于有源表面的焊垫。凸块设置于指纹感测芯片与图案化线路层之间，以分别电性连接焊垫与接点。图案化介电层包括相对的第一表面及第二表面。图案化介电层以第一表面至少覆盖指纹感测线路。第二表面具有指纹感应区。填充胶层填充于可挠性基材与指纹感测芯片之间，并包覆凸块。
[0007]本发明的芯片封装结构的制作方法包括下列步骤。首先，提供可挠性基材。接着，形成导电层于可挠性基材上。接着，对导电层进行图案化工艺，以形成图案化线路层于可挠性基材上。图案化线路层包括指纹感测线路。接着，形成介电层于可挠性基材上。介电层覆盖图案化线路层。之后，对介电层进行图案化工艺，以形成图案化介电层。图案化介电层包括相对的第一表面以及第二表面，图案化介电层以第一表面至少覆盖指纹感测线路，第二表面具有指纹感应区。接着，设置指纹感测芯片于可挠性基材上，并通过多个凸块将指纹感测芯片电性连接至指纹感测线路。接着，填充填充胶层于可挠性基材与指纹感测芯片之间，填充胶层包覆凸块。
[0008]在本发明的一实施例中，上述的可挠性基材的厚度大于图案化介电层的厚度。
[0009]在本发明的一实施例中，上述的图案化介电层的厚度实质上不大于10微米。
[0010]在本发明的一实施例中，上述的图案化介电层的厚度实质上介于4至8微米。
[0011]在本发明的一实施例中，上述的芯片封装结构更包括种子层，设置于可挠性基材与图案化线路层之间。
[0012]在本发明的一实施例中，上述的图案化介电层以及可挠性基材的材料包括聚酰亚胺。
[0013]在本发明的一实施例中，上述的填充胶层包括底部填充胶、非导电性胶、非导电性薄膜、各向异性导电胶或各向异性导电薄膜。
[0014]在本发明的一实施例中，上述的形成导电层于可挠性基材上的步骤更包括:形成种子层于可挠性基材上，以及以种子层做为电极进行电镀工艺，以形成导电层于可挠性基材上。
[0015]在本发明的一实施例中，上述的对导电层进行图案化工艺的步骤更包括:对导电层以及种子层进行图案化工艺。
[0016]在本发明的一实施例中，上述的对介电层进行图案化工艺的步骤包括光刻蚀刻工艺。
[0017]在本发明的一实施例中，上述的设置指纹感测芯片于可挠性基材上的方法包括热压合。
[0018]在本发明的一实施例中，上述的设置指纹感测芯片于可挠性基材上的方法包括通过压合将指纹感测芯片设置于可挠性基材上，并在压合的过程中施加超声波震荡。
[0019]基于上述，本发明例如通过光刻蚀刻工艺来形成覆盖指纹感测线路的图案化介电层，以防止指纹感测线路损坏或受潮。如此，由于图案化介电层的厚度可由光阻层所控制，因而得以形成厚度较薄且厚度均匀的图案化介电层，进而可提升指纹辨识的灵敏度。
[0020]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
【附图说明】
[0021]图1A至图1H是依照本发明的一实施例的一种芯片封装结构的制作方法的流程剖面示意图。
[0022]【附图标记说明】
[0023]100:芯片封装结构
[0024]110:可挠性基材
[0025]115:种子层
[0026]120:导电层
[0027]122:图案化线路层
[0028]122a:指纹感测线路
[0029]122b:接点
[0030]130:介电层
[0031]132:图案化介电层
[0032]132a:第一表面
[0033]132b:第二表面
[0034]140:指纹感测芯片
[0035]142:有源表面
[0036]144:背面
[0037]146:焊垫
[0038]150:凸块
[0039]160:填充胶层
[0040]170:表面处理层
[0041]Rl:指纹感应区
【具体实施方式】
[0042]有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的各实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如:“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本发明。并且，在下列各实施例中，相同或相似的元件将采用相同或相似的标号。
[0043]图1A至图1H是依照本发明的一实施例的一种芯片封装结构的制作方法的流程剖面示意图。本实施例的芯片封装结构的制作方法可包括下列步骤:首先，如图1A所示，提供可挠性基材110。在本实施例中，可挠性基材110可为薄膜覆晶(chip on film, C0F)基材或是其他的可挠性基材，其材料可为聚酰亚胺(Polyimide, PI)或其他适当材料。此外,本实施例的可挠性基材110的厚度实质上可介于25至38微米(μπι)之间。当然，任何所属技术领域中具有通常知识者应了解，本实施例仅用以举例说明，使用者可依实际产品需求自行对可挠性基材110的厚度作调整。接着，再如图1B所示，形成导电层120于可挠性基材110上。详细来说，可例如先于可挠性基材110上形成如图1B所示的种子层115，之后，再以此种子层115做为电极来进行电镀工艺，以于可挠性基材110上形成如图1B所示的导电层120。在本实施例中，导电层120可例如为铜层，当然，本实施例仅用以举例说明，本发明并不以此为限。
[0044]接着，请参照图1C，对如图1B所示的导电层120以及种子层115进行图案化工艺，以形成如图1C所示的图案化线路层122于可挠性基材110上，其中，图案化线路层122包括指纹感测线路122a以及多个用于电性连接的接点122b。之后，可再于图案化线路层122上形成如图1D所示的表面处理层170。本实施例中，表面处理层170可为金层、锡层、镍金层、镍钯金层或有机防焊层等。当然，本实施例仅用以举例说明，本发明并不限制表面处理层170的材料及种类。
[0045]接着，请参照图1E，形成介电层130于可挠性基材110上，其中，介电层130覆盖图案化线路层122以及被图案化线路层122所暴露的部分可挠性基材110。之后，再对介电层130进行图案化工艺，以形成如图1F所示的图案化介电层132。在本实施例中，图案化介电层132的材料可例如为聚酰亚胺,而前述的图案化工艺可为光刻蚀刻(Photolithography)工艺。因此，通过光刻蚀刻工艺所形成的图案化介电层132，其厚度可由光刻蚀刻工艺中的光阻层所控制，因而得以形成相对于可挠性基材I1来说厚度较薄的图案化介电层132，也就是说，依此工艺所形成的图案化介电层132的厚度实质上小于可挠性基材110的厚度。举例而言，图案化介电层132的厚度实质上不大于10微米。更具体来说，图案化介电层132的厚度约可介于4至8微米之间。此外，通过光刻蚀刻工艺所形成的图案化介电层132的厚度也较为均匀。除此之外，图案化介电层132包括相对的第一表面132a及第二表面132b，而图案化介电层130以其第一表面132a至少覆盖指纹感测线路122a，并暴露出接点122b。
[0046]接着，请参照图1G，设置指纹感测芯片140于可挠性基材110上，并通过多个凸块150将指纹感测芯片140电性连接至指纹感测线路122a。具体而言，指纹感测芯片140包括有源表面142、背面144及多个设置于有源表面142的焊垫146，而凸块150则是设置于指纹感测芯片140