元件嵌入式封装结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体封装及其制造方法。
【背景技术】
[0002]因应电子产品小尺寸及性能的需求，电子产品的关键组件，即半导体元件的设计渐趋复杂且被要求更加微型化。一般来说，半导体元件先经过封装，再安装于含有电路的衬底上。但，如此一来，衬底上的空间便有部分为半导体封装件所占据。此外，半导体封装、衬底制造及组装如果分开进行，可能会产生额外成本。因此，在此背景之下，便有元件嵌入式封装结构的相关研究提出，希望简化及合并半导体封装、衬底制造及组装等工艺，且期望进一步缩减电子产品的尺寸。目前一般常见的制造元件嵌入式封装结构的方法，可包含下列步骤:提供载体；设置裸片于所述载体上；施加B-stage的树脂或预浸材于所述载体上以包覆所述裸片；以及加热固化所述树脂或预浸材材料。然而，此加热固化的过程容易产生形变，导致良率下降。此外，因树脂材料、裸片及载体的热膨胀系数不同，此加热固化的过程易造成衬底翘曲的问题。有鉴于此，目前针对制造元件嵌入式封装结构的方法仍有改进的空间。
【发明内容】
[0003]本发明的实施例涉及一种元件嵌入式封装结构，其包含:载体，所述载体具有上表面；粘着层，设置于所述载体的上表面上；至少一个裸片，通过所述粘着层附着于所述载体上，所述裸片具有至少一个接垫；第一电介质层，通过所述粘着层附着于所述载体上，所述电介质层具有容纳所述至少一个裸片的开口；以及第二电介质层，设置于所述第一电介质层上，其中至少部分的所述第二电介质层填入所述开口及围绕围绕所述至少一个裸片，所述第二电介质层具有至少一个开口，露出所述至少一个裸片的所述接垫。
[0004]本发明的另一实施例涉及一种制造元件嵌入式封装结构的方法，其包含:提供载体，所述载体具有上表面；设置粘着层于所述载体的上表面上；提供至少一个裸片，所述至少一个裸片通过所述粘着层附着于所述载体上；提供第一电介质层，所述第一电介质层通过所述粘着层附着于所述载体上，所述第一电介质层具有容纳所述至少一个裸片的开口 ；以及设置第二电介质层于所述第一电介质层上，其中至少部分的所述第二电介质层填入所述开口及围绕所述至少一个裸片。
【附图说明】
[0005]图1展示本发明元件嵌入式封装结构的实施例的剖面图。
[0006]图2展示展示形成本发明元件嵌入式封装结构的第一电介质层后的实施例的俯视图。
[0007]图3展示展示形成本发明元件嵌入式封装结构的第一电介质层后的实施例的俯视图。
[0008]图4展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0009]图5展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0010]图6展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0011]图7展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0012]图8展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0013]图9展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0014]图10展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0015]图11展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0016]图12展示本发明元件嵌入式封装结构的另一实施例的剖面图。
[0017]图13A至13H展示本发明元件嵌入式封装结构的制造方法的实施例的示意图。
[0018]图14展示本发明元件嵌入式封装结构的第一电介质层开口设计的实施例的示意图。
[0019]图15展示本发明元件嵌入式封装结构的第一电介质层开口设计的另一实施例的示意图。
【具体实施方式】
[0020]请参考图1，其展示本发明元件嵌入式封装结构的实施例的剖面图。所述元件嵌入式封装结构100包括载体102、裸片104、裸片垫106、第一图案化导电层108、粘着层110、第一电介质层112、第二电介质层114及第二图案化导电层116。
[0021]所述载体102具有上表面102a及相对于所述上表面102a的下表面102b。如图1所示，在一实施例中，所述载体102可包含设置于所述载体102的上表面102a上的裸片垫106及第一图案化导电层，及设置于所述载体102的下表面102b上的导电箔118。所述裸片垫106与所述第一图案化导电层在所述载体102的上表面102a上界定出开口，供填入粘着层110。所述载体2可利用本发明领域中任何可用材料组成，例如可为芯材衬底。芯材衬底的材质可为 C 阶段硬化材料(C-stage material)、ABF 类(Ajinomoto build-up film)材料、双马来酰亚胺-三氮杂苯(Bismaleimide Triazine,BT)树脂材料或其类似物或其它合适材料。通过将所述载体102设置于所述裸片104相对于作用面104a的背面104b，可至少部分平衡所述裸片104与所述第一电介质层112及所述第二电介质层114因热膨胀系数不同所造成的热应力，进而改进因所述热应力所造成的衬底翘曲问题，而改进衬底的机械稳定性。
[0022]所述裸片104具有作用面104a及相对于所述作用面的背面104b。所述裸片104可通过粘着层110附着于所述载体102上表面102a的芯片垫106上。
[0023]所述载体102的上表面102a上，所述芯片垫106的两侧可设置第一图案化导电层108,在所述载体102的上表面102a上实质侧向延伸。所述第一图案化导电层108可作为所述衬底100的内部走线用，在所述第一电介质层112与所述载体102间，或在所述裸片104的背面104b提供额外的线路设计弹性。
[0024]所述粘着层110具有上表面110a及下表面110b。所述粘着层110填入所述芯片垫106与所述第一图案化导电层108所界定出的开口 120。如图1所7K,在一实施例中，所述粘着层110围绕至少部分所述芯片垫106及所述第一图案化导电层108。在一实施例中，因所述载体102的上表面102a上另设有芯片垫106及第一图案化导电层108，所述粘着层110仅有部分下表面110b与所述载体102的上表面102a接触。所述粘着层110可包含本发明领域中任何可用的粘性材料，例如环氧树脂、树脂或其它合适的材料。所述粘性材料可具有导热功能，例如为导热胶。当所述粘着层110包含具有导热功能的粘性材料时，所述裸片104所产生的热便可经由所述粘着层110及所述裸片垫106散出。
[0025]所述第一电介质层112具有上表面112a及下表面112b。所述第一电介质层112的下表面112b邻设于所述粘着层120的上表面120a上，与所述粘着层120的上表面120a共平面。所述第一电介质层112通过所述粘着层120附着于所述载体102上表面102a的芯片垫106及第一图案化导电层108上。所述第一电介质层112具有开口 112c，用以容置裸片108。所述开口 112c的侧壁112d与所述裸片104侧边可具有空隙，供填入另外的电介质材料。所述第一电介质层112需包含全固化的电介质材料，例如可为但不限于C阶段硬化材料、双马来酰亚胺-三氮杂苯树脂材料、玻璃纤维及树脂构成材料或其类似物或其它合适的材料。因所述第一电介质层112所利用者为全固化的电介质材料，其所形成的电介质层厚度较一致，均匀度较佳，使得后续如果要再形成电介质层于其上时，其电介质层总体厚度均匀度会较佳，且其厚度较