晶体管及其制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，具体涉及一种晶体管及其制作方法。
【背景技术】
[0002]金属氧化物半导体器件(ComplementaryMetal Oxide Semiconductor, CMOS)的性能主要可通过提高CMOS的栅电容、提高载流子迁移率或者以及减小器件沟道长度三种途径提升。传统的提升方法都在于减小沟道长度以及栅介电层的厚度，这种方法被称为晶体管的尺寸缩小法。然而在CMOS器件尺寸减小的今天，单纯缩小尺寸已受到物理极限以及设备成本的限制而无法使器件达到预期性能，提高沟道载流子迁移率成为进一步提高器件工作速度的主要途径之一。
[0003]应变硅技术可应用于CMOS器件中，以提高形成的金属氧化物半导体器件的性能，即通过物理方法拉伸或是压缩硅晶格来达到提高CMOS器件中载流子的迁移率，以达到提高CMOS器件性能的目的。
[0004]例如，在N型金属氧化物半导体(NMOS)器件的沟道区域中施加张应力(Tensilestress)，可提高该NMOS器件中的电子迁移率。同理，在P型金属氧化物半导体(PMOS)器件的沟道区域中施加压应力(Compressive stress),也可提高PMOS器件中空穴的迁移率。
[0005]此时，如何进一步提高CMOS器件中沟道区域的应力，成为本领域技术人员亟待解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种晶体管及其制作方法，以提高晶体管沟道区的载流子迁移率，进而优化晶体管的性能。
[0007]为解决上述问题，本发明提供一种晶体管的制作方法，包括:
[0008]提供衬底，
[0009]在所述衬底上形成第一伪栅和位于所述第一伪栅侧壁上的第一侧墙；
[0010]以所述第一侧墙为掩模，分别在所述第一伪栅两侧的衬底中形成第一沟槽；
[0011]在所述第一伪栅两侧的第一沟槽中分别形成第一应力层；
[0012]去除所述第一侧墙，并在所述第一伪栅的侧壁形成第二侧墙；
[0013]在所述第二侧墙露出的所述第一应力层上形成第二伪栅；
[0014]去除所述第一伪栅，露出所述衬底在第一应力层之间的部分；
[0015]在所述衬底在第一应力层之间的部分中形成第二应力层，所述第二应力层提供的应力与所述第一应力层提供的应力类型相反；
[0016]在所述第二应力层中形成源区或者漏区。
[0017]可选的，在提供衬底的步骤中，所述衬底为硅衬底。
[0018]可选的，在形成第一伪栅的步骤中，所述第一伪栅采用硅作为材料。
[0019]可选的，在形成第一侧墙的步骤中，所述第一侧墙为氮化硅侧墙或者氧化硅侧墙。
[0020]可选的，在形成第一沟槽的步骤中，所述第一沟槽为Σ型沟槽。
[0021]可选的，采用干法蚀刻以及湿法蚀刻形成所述Σ型沟槽。
[0022]可选的，所述湿法蚀刻采用四甲基氢氧化铵作为蚀刻剂。
[0023]可选的，在形成第一应力层的步骤中，采用选择性外延生长的方式形成所述第一应力层。
[0024]可选的，在形成第二侧墙的步骤中，所述第二侧墙为氮化硅或者氧化硅侧墙。
[0025]可选的，在形成第二伪栅的步骤中，所述第二伪栅采用硅作为材料。
[0026]可选的，在形成第二伪栅的步骤中，采用选择性外延生长的方式形成所述第二伪栅。
[0027]可选的，在去除第一伪栅的步骤中，采用选择性蚀刻的方法去除所述第一伪栅。
[0028]可选的，形成第二应力层的步骤包括:
[0029]去除所述衬底在第一应力层之间的部分，以形成第二沟槽；
[0030]在所述第二沟槽中形成所述第二应力层。
[0031]可选的，采用选择性蚀刻的方法去除所述衬底。
[0032]可选的，在形成第二应力层的步骤中，采用选择性外延生长的方式形成所述第二应力层。
[0033]可选的，形成第二应力的步骤包括:
[0034]对所述衬底在第一应力层之间的部分进行离子掺杂，以在衬底中形成掺杂区域，所述掺杂区域为所述第二应力层。
[0035]可选的，所述晶体管为NM0S，所述衬底为硅衬底，采用碳离子进行离子掺杂，以形成碳化娃材料的第二应力层。
[0036]可选的，在形成第一应力层的步骤中，所述第一应力层为锗硅应力层；在形成第二应力层的步骤中，所述第二应力层为碳化硅应力层。
[0037]此外，本发明还提供一种晶体管，包括:
[0038]衬底；
[0039]分别设于所述衬底中的至少两个第一应力层；
[0040]设于所述第一应力层之间的第二应力层，所述第二应力层提供的应力与所述第一应力层提供的应力类型相反；
[0041]形成于所述第二应力层的源区或者漏区；
[0042]设于所述衬底上的栅极结构，所述栅极结构与所述第一应力层的位置相对应。
[0043]可选的，所述第一应力层为锗硅应力层，所述第二应力层为碳化硅应力层。
[0044]与现有技术相比，本发明的技术方案具有以下优点:
[0045]通过在在晶体管的沟道区域形成第一应力层，且在源区或者漏区位置处形成第二应力层，并使第二应力层的应力与第一应力层的应力类似相反，所述第一应力层和第二应力层相结合可以增加所述晶体管中沟道区域的应力，进而提升晶体管的载流子迁移率。
[0046]进一步，采用干法蚀刻以及湿法蚀刻能够较好的形成所述Σ型沟槽。
[0047]进一步，采用选择性外延生长的方式能够形成较为均匀的第一应力层。
[0048]进一步，采用离子掺杂的方式形成用于形成所述第二应力层的掺杂区域，可直接形成所述第二应力层，在一定程度上减少了制作步骤。
【附图说明】
[0049]图1是本发明晶体管的制作方法一实施例的流程示意图。
[0050]图2至图6是图1中各个步骤晶体管的结构示意图。
[0051]图7是本发明晶体管一实施例的结构示意图。
【具体实施方式】
[0052]本发明首先提供一种晶体管的制作方法，通过在作为源区或者漏区设置第一应力层，在沟道区设置与第一应力层的应力类型相反的第二应力层，通过第一应力层和第二应力层相结合，增加对晶体管沟道区域应力，进而提高沟道区域载流子的迁移率，优化晶体管的性能。
[0053]参考图1，示出了本发明晶体管制作方法在实施例一的流程示意图。本实施例一以NMOS器件为例，所述制作NMOS器件的方法包括:
[0054]步骤SI，提供衬底；
[0055]步骤S2，在所述衬底上形成第一伪栅和位于所述第一伪栅侧壁上的第一侧墙；
[0056]步骤S3，以所述第一侧墙为掩模，分别在所述第一伪栅两侧的衬底中形成第一沟槽；
[0057]步骤S4，在所述第一伪栅两侧的第一沟槽中分别形成第一应力层；
[0058]步骤S5，去除所述第一侧墙，并在所述第一伪栅的侧壁形成第二侧墙；
[0059]步骤S6，在所述第二侧墙露出的所述第一应力层上形成第二伪栅；
[0060]步骤S7，去除所述第一伪栅，露出所述衬底在第一应力层之间的部分；
[0061]步骤S8，去除所述衬底在第一应力层之间的部分，以形成第二沟槽；
[0062]步骤S9，在所述第二沟槽中形成所述第二应力层，所述第二应力层提供的应力与所述第一应力层提供的应力类型相反；
[0063]步骤S10，在所述第二应力层中形成源区或者漏区。
[0064]通过上述步骤，通过设置第一伪栅来定义第一沟槽，并在所述第一沟槽