分栅快闪存储器的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种分栅快闪存储器的制造方法。
【背景技术】
[0002]随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后存储数据丢失的问题。为了克服该问题，人们已经设计并开发了多种快闪存储器。基于浮栅概念的闪存由于具有较小的单元尺寸和良好的工作性能成为较为通用的快闪存储器。
[0003]快闪存储器包括两种基本结构:栅极叠层(stack gate)和分栅(split gate)结构。
[0004]栅极叠层快闪存储器包括:依次形成于半导体基片上的隧穿氧化物层、存储电子的浮置氮化硅层、控制氧化层、和控制电子存储和释放的控制栅极多晶硅层，即SONOS结构。
[0005]分栅快闪存储器包括:半导体基片，位于半导体基片上的耦合氧化层、浮栅层及浮栅氮化硅层，所述浮栅层中具有沟槽，所述沟槽两内具有侧墙，所述侧墙之间具有与所述半导体基片相连的源多晶硅层，所述浮栅的两侧还有控制擦除以及编程的字线。
[0006]根据以上分析，我们可以得到:与栅极叠层存储器不同的是，分栅快闪存储器还在浮栅的一侧形成作为擦除栅极的多晶硅层(也即字线)，在擦写性能上，分栅快闪存储器避免了栅极叠层式存储器的过度擦写问题。
[0007]但是现有的分栅快闪存储器存在编程串扰失效的问题。
【发明内容】
[0008]本发明解决的问题是提供一种分栅快闪存储器的制造方法，调整解决了因源多晶硅化学机械研磨时间过长而引起的编程串扰失效问题，改善了因反向刻蚀时间过少而引起源多晶硅残留最终引起早夭失效问题。
[0009]为解决上述问题，本发明提出一种分栅快闪存储器的制造方法，包括:
[0010]提供半导体基片，所述半导体基片上依次形成有耦合氧化层、浮栅层及浮栅氮化硅层，所述浮栅层内形成有沟槽，所述沟槽内形成有侧墙；
[0011]在所述侧墙之间沉积与所述半导体基片相连的源多晶硅层，所述源多晶硅覆盖所述浮栅氮化硅层以及所述侧墙的表面；
[0012]对所述源多晶硅层进行化学机械研磨工艺，在化学机械研磨工艺之后，对所述源多晶硅层进行反向刻蚀，所需要的反向刻蚀时间与反向刻蚀的刻蚀量呈线性关系，所述反向刻蚀量为:化学机械研磨工艺后的多晶硅的特征尺寸与反向刻蚀后的多晶硅的目标尺寸之间的差值。
[0013]可选地，所述反向刻蚀时间与反向刻蚀量与偏移量之差成正比例，所述比例系数范围为I/0.0046-1/0.003，所述偏移量范围为0.03-0.05微米。
[0014]可选地，所述比例系数为1/0.0038，所述偏移量为0.00396微米。
[0015]可选地，所述反向刻蚀量当反向刻蚀量大于0.18微米且小于等于0.2微米时，设置反向刻蚀时间为55-61秒。
[0016]如权利要求3所述的分栅快闪存储器的制造方法，其特征在于，当所述反向刻蚀量大于0.16微米且小于等于0.18微米时，设置反向刻蚀时间为50-56秒。
[0017]可选地，当反向刻蚀量大于0.14微米小于等于0.16微米时，设置反向刻蚀时间为44-50 秒。
[0018]可选地，当反向刻蚀量大于等于0.12微米且小于0.14微米，设置反向刻蚀时间为39-55秒。
[0019]可选地，当反向刻蚀量大于0.1微米且小于等于0.12微米时，设置反向刻蚀时间为34-40秒。
[0020]可选地，所述半导体基片的材质为硅。
[0021]可选地，所述方法还包括:在化学机械研磨工艺之后，对化学机械研磨工艺之后的源多晶硅的特征尺寸进行测试的步骤。
[0022]与现有技术相比，本发明具有以下优点:
[0023]本发明为了解决化学机械研磨时间过长引起的字线高度变矮、长度变短、字线沟道漏电流的问题，利用正向反馈系统，根据反向刻蚀量与反向刻蚀时间的比例关系，合理设置反向刻蚀时间，一方面解决了由于源多晶硅化学机械研磨时间过长而引起的编程串扰失效，另一方面解决了由于反向蚀刻时间过少而引起的多晶硅残留最终引起早夭失效的问题。
【附图说明】
[0024]图1是本发明一个实施例的反向刻蚀时间与反向刻蚀量之间的关系曲线图；
[0025]图2至图5是本发明的实施例所提供的分栅快闪存储器的制造方法剖面结构示意图。
【具体实施方式】
[0026]现有技术的分栅快闪存储器存在编程串扰失效问题，经过发明人对发生编程串扰失效的位置进行分析，发现编程串扰失效主要发生在半导体晶圆的边缘，发生编程串扰单元的字线(Word Line)的高度低于正常的闪存单元的字线。
[0027]上述编程串扰的失效程度受到刻蚀后的源多晶硅层的尺寸的影响。刻蚀后的源多晶硅层的尺寸越小，分栅快闪存储器编程串扰失效的程度越严重。而影响刻蚀后的源多晶硅层尺寸的一个显著原因就是化学机械研磨工艺的时间过长。具体地，化学机械研磨工艺的时间越长，刻蚀后的源多晶硅层的高度越小，源多晶硅层的第一个侧墙变矮，从而造成字线的高度变矮、长度变短，导致了字线沟道漏电流增加，引起编程串扰失效问题。
[0028]发明人进行了一系列实验，验证了源多晶硅化学机械研磨工艺的时间长短对编程串扰的影响。通过所述一系列实验，证实源多晶硅化学机械研磨的时间越长，编程失效串扰问题越严重。
[0029]为了解决上述问题，发明人考虑减少源多晶硅化学机械研磨的工艺时间。但是减少源多晶硅化学机械研磨的工艺时间会引起另一个问题:即源多晶硅化学以及源多晶硅刻蚀以后的多晶硅残留问题。
[0030]为了进一步解决源多晶硅残留的问题，发明人考虑采用增加反向刻蚀工艺步骤的工艺时间来解决，但是一味的增加反向刻蚀工艺步骤的工艺时间会导致源多晶硅开口过小，接触孔的窗口变小，最终导致工艺窗口(Process window)变小。如何通过在减少源多晶硅化学机械研磨时间来解决编程串扰失效、增加反向刻蚀时间来解决多晶硅残留的同时不会减小工艺窗口(Process window)，是本发明将要解决的问题。
[0031]为解决上述问题，本发明提出一种分栅快闪存储器的制造方法，包括:
[0032]提供半导体基片，所述半导体基片上依次形成有耦合氧化层、浮栅层及浮栅氮化硅层，所述浮栅层设有沟槽，所述沟槽内形成有侧墙；
[0033]在所述侧墙之间填充源多晶硅层，所述源多晶硅层与所述半导体基片相连接且覆盖所述浮栅氮化硅层和侧墙的表面；
[0034]对所述源多晶硅层进行化学机械研磨工艺，在化学机械研磨工艺之后，对所述源多晶硅层进行反向刻蚀，所需要的反向刻蚀时间与反向刻蚀的刻蚀量呈线性关系，所述反向刻蚀量为:化学机械研磨工艺后的多晶硅的特征尺寸与反向刻蚀后的多晶硅的目标尺寸之间的差值。
[0035]参考图1，图1是本发明一个实施例的反向刻蚀时间与反向刻蚀量之间的关系曲线图。反向刻蚀量Y为化学机械研磨工艺之后的源多晶硅层的特征尺寸(API CD)与反向刻蚀工艺之后的源多晶硅层的目标特征尺寸(AEI CD)之间的差值，即Y = API⑶-AEI⑶，反向刻蚀时间X与反向刻蚀量Y之间的关系为；Y = ΚΧ-Ζ，其中K为比例系数，Z为偏移量，在同一半导体工艺流程中，K和Z的数值为常数，K的数值范围为0.03-0.046，所述偏移量Z的数值范围为0.03-0.05。所述偏移量、特征尺寸的范围为微米，刻蚀时间的单位为秒。
[0036]本发明在化学机械研磨工艺之后，对源多晶硅层的特征尺寸进行测试，然后基于刻蚀工艺之后的源多晶硅层