一种mosfet结构及其制造方法
【技术领域】
[0001]本发明涉及一种MOSFET结构及其制造方法。更具体而言，涉及一种用于减小靠近漏端的沟道中热电子数目的MOSFET结构及其制造方法。
技术背景
[0002]MOSFET处于饱和区时，沟道反型层部分夹断，即靠近漏端的沟道表面反型载流子浓度很小，电阻很大，根据串联分压关系，此时沟道区的电压大部分落在夹断区上，在夹断区产生很大的电场。当沟道区的反型载流子在电场作用下运动到夹断区边界时，将会被夹断区的电场加速，很快的被扫到漏端，这一过程中电子将会获得很大的速度，远大于在反型载流子区时运动的速度，因此，在夹断区电子的运动速度与迁移率无关，主要取决于夹断区上的电压大小。
[0003]随着源漏之间电压的增大，夹断区载流子所处的电场也随着增大，因此电子能获得更高的速度和更大的能量，产生一定数目的热载流子，夹断区的电场增大到一定程度时，这些热载流子具有一定的几率越过沟道和栅介质层之间的势垒，进入栅介质层中，从而在栅介质层中引入缺陷和陷阱，影响器件性能。
[0004]针对这一问题，本发明提供了一种减小热载流子跃迁几率的方法，具体的，采用磷化铟和/或砷化铟替换靠近漏端一侧的沟道材料，形成热载流子跃迁阻挡层，该阻挡层的材料的电子亲和能大于原沟道材料，增大夹断区与栅极介质层之间的势垒高度，增大热载流子跃迁所需的能量，从而减小热载流子进入栅极介质层的数目和几率。
【发明内容】
[0005]本发明提供了一种用于减小靠近漏端的沟道中热电子数目的MOSFET结构及其制造方法，有效地减小了热载流子进入栅极介质层的数目和几率，提高了器件性能。具体地，本发明提供的制造方法包括以下步骤:
[0006]a.提供衬底、源漏区、伪栅叠层、层间介质层和侧墙；
[0007]b.去除伪栅叠层形成伪栅空位，并在伪栅空位中的衬底上形成氧化层；
[0008]c.在所述半导体结构漏端一侧覆盖光刻胶，露出伪栅空位中靠近源端的氧化层；
[0009]d.对未被光刻胶覆盖的衬底及氧化层进行各向异性刻蚀，形成空位；
[0010]e.去除光刻胶，在所述空位中淀积跃迁阻挡层，直至所述跃迁阻挡层与氧化层平齐；
[0011]f.对所述半导体结构进行刻蚀，去除氧化层以露出沟道表面；
[0012]g.在所述伪栅空位中淀积栅极叠层。
[0013]其中，所述空位位于衬底表面，其深度小于2nm，长度小于栅极长度的1/3。
[0014]其中，形成跃迁阻挡层的元素为磷化铟和/或砷化铟。
[0015]相应的，本发明还提供了一种半导体结构，包括:衬底；
[0016]位于所述衬底上方的栅极叠层；
[0017]位于所述栅极叠层两侧衬底中的源漏区；
[0018]位于所述栅极叠层两侧的侧墙；
[0019]位于所述侧墙两侧的层间介质层；
[0020]以及位于栅极下方靠近漏端一侧衬底中的跃迁阻挡层。
[0021]其中，所述跃迁阻挡层位于衬底表面，其深度小于2nm，长度小于栅极长度的1/3。
[0022]其中，形成跃迁阻挡层的元素为磷化铟和/或砷化铟。
[0023]根据本发明提供的一种减小热载流子跃迁几率的方法，具体的，采用磷化铟和/或砷化铟替换靠近漏端一侧的沟道材料，形成热载流子跃迁阻挡层，该阻挡层的材料的电子亲和能大于原沟道材料，有效的增大了夹断区与栅极介质层之间的势垒高度，增大了热载流子跃迁所需的能量，从而减小热载流子进入栅极介质层的数目和几率，优化了器件性倉泛。
【附图说明】
[0024]图1至图7示意性地示出了形成根据本发明的制造方法各阶段半导体结构的剖面图。
【具体实施方式】
[0025]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0026]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0027]参见图7，本发明提供了一种非对称MOSFET结构，包括:衬底100 ;位于所述衬底100上方的栅极叠层500 ;位于所述栅极叠层500两侧衬底中的源漏区200 ;位于所述栅极叠层500两侧的侧墙160 ;位于所述侧墙160两侧的层间介质层300 ;以及位于栅极下方靠近漏端一侧衬底中的跃迁阻挡层400。
[0028]其中，所述跃迁阻挡层400位于半导体结构100表面，其深度小于2nm，长度小于栅极长度的1/3，其中，形成跃迁阻挡层400的元素为磷化铟和/或砷化铟。该阻挡层的材料的电子亲和能大于原沟道材料，有效的增大了夹断区与栅极介质层之间的势垒高度，增大了热载流子跃迁所需的能量，从而减小热载流子进入栅极介质层的数目和几率，优化了器件性能。
[0029]栅结构包括栅极介质层、功函数调节层和栅极金属层。栅介质层优选材料为氮氧化娃，也可为氧化娃或高K材料。其等效氧化厚度为0.5nm?5nm。栅极金属层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
[0030]半导体沟道区位于衬底100的表面，其优选材料为单晶硅或单晶锗合金薄膜，其厚度为2?20nm。该区域是极轻掺杂甚至未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。
[0031]源区和漏区分别位于栅极叠层两侧，衬底100内。源区与漏区相对称，其掺杂类型与衬底相反。
[0032]下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0033]首先提供衬底，并在所述衬底上形成栅极介质层。所述栅极介质层103可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON, HfTaAlON,HfTiAlON, HfON,HfS1N,HfTaON,HfT1N,A1203、La203、ZrO2, LaAlO 中的一种或其组合，栅极介质层301的厚度可以为Inm-1Onm,例如3nm、5nm或8nm。可以采用热氧化、化学气相沉积(CVD)或原子层沉积(ALD)等工艺来形成栅极介质层。
[0034]接下来，在所述栅极介质层上形成伪栅结构150。所述伪栅结构150可以是单层的，也可以是多层的。伪栅结构150可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实施例中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅电极图形，然后以栅电极图形为掩膜腐蚀掉栅极介质层103的裸露部分。需说明地是，以下若无特别说明，本发明实施例中各种介质材料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故不再赘述。
[0035]接下来，对伪栅结构两侧的衬底100进行浅掺杂，以形成轻掺杂源漏区，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型