一种FinFET结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET结构及其制造方法。
技术背景
[0002]随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
[0003]已经认识到，在FinFET结构中，为了增强栅对沟道的控制能力，更好的抑制短沟道效应，希望Fin沟道部分越窄越好。然而在源/漏区，过窄的Fin结构将会导致大的寄生电阻，影响器件特性。为了减小源漏区寄生电阻，现有工艺技术通常先制作一个很薄的Fin结构，在完成栅叠层结构和源漏区离子注入之后，对源漏区进行外延生长以增大源漏区宽度。这种方法较好的提高的器件性能，但由于外延生长所需工艺条件复杂，在一定程度上增加了工艺复杂性。
[0004]为了更好的解决这一问题，本发明提供了一种FinFET制作方法，采用先制作一个较厚的Fin结构，再通过对沟道部分进行减薄形成窄沟道，有效抑制了器件的短沟道效应，同时降低了源漏寄生电阻的影响，与现有技术相比，有效地提高了器件性能，降低了工艺复杂度。
【发明内容】
[0005]本发明提供了一种FinFET制作方法，有效抑制了器件的短沟道效应，同时降低了源漏寄生电阻的影响。具体地，本发明包括以下步骤:
[0006]a.提供衬底；
[0007]b.在所述衬底上形成鳍片，该鳍片的宽度大于预期沟道宽度；
[0008]c.进行浅沟槽隔离；
[0009]d.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
[0010]e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
[0011]f.移除伪栅叠层，露出沟道部分；
[0012]g.在沟道顶部形成刻蚀停止层；
[0013]h.沿沟道两侧垂直于沟道侧表面方向对沟道进行减薄，直至得到所需宽度；
[0014]1.移除刻蚀停止层。
[0015]其中，在步骤b中，所述鳍片的宽度为30?50nm。
[0016]其中，在步骤g中，所述刻蚀停止层的形成方式可以是在沟道顶部形成P型重掺杂区域，所述重掺杂区域的形成方式为离子注入，所述离子注入的元素为BF2,掺杂浓度为Iel9cm 3 ?5el9cm 3。
[0017]其中，在步骤h中，所需沟道宽度为小于20nm，所述沟道减薄方法可以是各向同性刻蚀或氧化。
[0018]其中，在步骤i之后，还包括步骤j:依次淀积栅介质材料、功函数调节材料以及栅极金属材料。
[0019]本发明还提供了一种FinFET制作方法，包括:
[0020]a.提供衬底；
[0021]b.在所述衬底上沟道处形成刻蚀停止层；
[0022]c.在所述衬底上形成鳍片，该鳍片的宽度大于预期沟道宽度；
[0023]d.进行浅沟槽隔离；
[0024]e.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
[0025]f.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
[0026]g.移除伪栅叠层，露出沟道部分；
[0027]h.沿沟道两侧垂直于沟道侧表面方向对沟道进行减薄，直至得到所需宽度；
[0028]1.移除刻蚀停止层。
[0029]其中，在步骤c中，所述鳍片102的宽度为30?50nm。
[0030]其中，在步骤b中，所述刻蚀停止层106的形成方式可以是淀积掩膜版。
[0031]相应的，本发明提供了一种FinFET结构，包括:
[0032]半导体衬底；
[0033]位于所述衬底上的鳍片；
[0034]位于所述衬底上方，鳍片两侧的浅沟槽隔离；
[0035]覆盖所述浅沟槽隔离的层间介质层；
[0036]覆盖所述鳍片中部的栅叠层；
[0037]位于所述鳍片两端的源漏区；
[0038]以及，位于所述鳍片中部，所述栅叠层下方的沟道，其中，所述沟道宽度比源漏区宽度窄，所述半导体结构的源漏区和鳍片位于侧墙下方的区域具有相同的形状和尺寸。
[0039]其中，所述沟道宽度是源漏区宽度的1/5至2/3。
[0040]本发明采用先制作一个较厚的Fin结构，再通过对沟道部分进行减薄形成窄沟道，有效抑制了器件的短沟道效应，同时降低了源漏寄生电阻的影响，与现有技术相比，有效地提高了器件性能，降低了工艺复杂度。
【附图说明】
[0041]图1、图2、图3、图4、图6、图8和图11示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
[0042]图5、图7、图9和图11示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。
[0043]图10为图9中半导体鳍片结构的所对应的俯视图。
[0044]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0045]本发明提供了一种FinFET结构，包括:
[0046]半导体衬底101 ;
[0047]位于所述衬底101上的鳍片102 ；
[0048]位于所述衬底101上方，鳍片102两侧的浅沟槽隔离103 ；
[0049]覆盖所述浅沟槽隔离103的层间介质层105 ；
[0050]覆盖所述鳍片102中部的栅叠层；
[0051]位于所述鳍片102两端的源漏区；
[0052]以及，位于所述鳍片102中部，所述栅叠层下方的沟道300，其中，所述沟道宽度为源漏区宽度的1/5至2/3，所述半导体结构的源漏区和鳍片102位于侧墙下方的区域具有相同的形状和尺寸。
[0053]本发明的结构具有较厚的源漏区以及较窄的沟道，有效抑制了器件的短沟道效应，同时降低了源漏寄生电阻的影响，与现有技术相比，有效地提高了器件性能，降低了工艺复杂度。
[0054]衬底101包括硅衬底例如硅晶片。其中，衬底101可以包括各种掺杂配置。其他实施例中衬底101还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底101可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
[0055]鳍片102通过刻蚀衬底101形成，与衬底101具有相同的材料和晶向，通常，鳍片102的长度为80nm?200nm,厚度为30nm?50nm。源漏区位于鳍片102两端，具有相同的长度。沟道位于鳍片102中部，源漏区之间，长度为30?50nm。在本发明中，沟道部分的厚度为小于20nm。
[0056]栅介质层107优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化厚度为 0.5nm ?5nm。
[0057]栅结构包括导电的栅极叠层和一对位于该栅极叠层两侧的绝缘介质侧墙201。栅极叠层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
[0058]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0059]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0060]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
[0061]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或II1-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
[0062]在本文中，术语“刻蚀停止层”是指其刻蚀速度小于将刻蚀掉的半导体层的刻蚀速度的层。利用刻蚀停止层与半导体层之间刻蚀速度的差异，可以选择性地去除半导体层。刻蚀停止层可由高掺杂(例如掺杂浓度高于5el9CnT3)的P型半导体或SiGe组成，其中掺杂剂可为选自由B、Al、Ga、In、Tl构成的组中的至少一种。
[0063]下面将结合附图对本发明的实施例一进行详细说明。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0064]参见图1，本发明意图制作位于半导体衬底101上方的半导体鳍片102。仅仅作为示例，半导体衬底101和鳍片102都由硅组成。通过在半导体衬底101表面外延生长半导体层并刻蚀该半导体层而形成鳍片102，所述外延生长方法可以是分子束外延法MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。其中，所述鳍片102宽度大于预期沟道宽度，在本实施例中，该沟道宽度可以为30?50nm，如35nm、40nm或45nm。
[0065]鳍片102生长完成之后，对半导体衬底101进行浅沟槽隔离。优选地，首先对半导体衬底101除鳍片102以外的其他区域上形成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在半导体衬底101上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长以薄层二氧化硅以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后是沟槽填充以及退火。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。CMP后，使用热的磷酸取出暴露出的氮化硅。最后在硅表面生长一层牺牲氧化层并漂洗掉，以进一步去掉硅表面的缺陷及损伤。完成浅沟槽隔离后的半导体结构如图2所示。
[0066]接下来，在沟道上方形成伪栅叠层200，并形成源漏区。所述伪栅叠层200可以是单层的，也可以是多层的。伪栅叠层200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积CVD)、原子层沉积ALD)等工艺来形成伪栅叠层200。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和/或二者的组合。
[0067]可选地，在栅极堆叠的侧壁上形成