控制栅及浮栅的制作方法
【专利摘要】本发明提出一种控制栅的制作方法，在形成控制栅之后，刻蚀浮栅层之前，先对所述控制栅进行预处理，接着刻蚀所述介质层、浮栅层以及栅介质层；由于对所述控制栅进行预处理，在控制栅表面形成保护层能够保护控制栅，从而避免刻蚀对控制栅表面造成损伤，提高了半导体晶圆的良率。
【专利说明】控制栅及淳栅的制作方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其涉及一种控制栅及浮栅的制作方法。
【背景技术】
[0002] 存储器用于存储大量的数字信息。目前存在着众多类型的存储器，如RAM(随机存 储器）、DRAM (动态随机存储器）、ROM(只读存储器）、EPROM(可擦除可编程只读存储器）、 FLASH(闪存）等等。
[0003] 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品 对存储的需求，闪存被广泛用于手机、笔记本、掌上电脑和u盘等移动和通讯设备中，闪存 为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极 通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，闪 存为电可擦除且可编程的只读存储器的一种特殊结构。
[0004] 目前的闪存依据其中存储单元器件结构的不同而被分为叠栅(堆叠栅）式闪存和 分裂栅(分离栅）式闪存，闪存的制作工艺包括控制栅的制作以及浮栅的制作。一般工艺先 是刻蚀形成控制栅之后再刻蚀形成浮栅。
[0005] 请参考图la至图lc，现有技术中控制栅及浮栅的制作方法通常包括：提供半导体 衬底10 ;在所述半导体衬底10上依次形成栅介质层11、浮栅层20、介质层30、控制栅层40 以及掩膜层50,如图la所示；接着对所述掩膜层50以及控制栅层40进行刻蚀，形成控制 栅41，刻蚀停止于所述介质层30的表面，如图lb所述；接着刻蚀所述介质层30、浮栅层20 以及栅介质层11，形成浮栅21，刻蚀停止于所述半导体衬底10的表面，请参考图lc。
[0006] 然而，随着半导体行业特征尺寸的持续减小，在制作闪存的控制栅的工艺中，控制 栅的形貌和尺寸将对闪存的良率产生极大的影响。由于所述浮栅层20与所述控制栅层40 的材质同为多晶硅，因此在刻蚀所述浮栅层20形成浮栅21的同时，也会对所述控制栅41 的侧壁进行刻蚀，造成所述控制栅41侧壁的损伤，使所述控制栅41的尺寸比工艺要求的尺 寸更加小，导致所述控制栅41的表面形貌不符合工艺的要求，影响所述控制栅41的线电阻 大小，也会导致后续形成在所述控制栅41上的连接线无法与控制栅41形成良好的接触，从 而会降低半导体晶圆的良率。
【发明内容】
[0007] 本发明的目的在于提供一种控制栅及浮栅的制作方法，能够保护控制栅不被刻蚀 损伤。
[0008] 为了实现上述目的，本发明提出一种控制栅及浮栅的制作方法，包括步骤：
[0009] 提供半导体衬底；
[0010] 在所述半导体衬底上依次形成栅介质层、浮栅层、介质层、控制栅层以及掩膜层；
[0011] 刻蚀所述控制栅层形成控制栅；
[0012] 对所述控制栅进行预处理，形成保护层；
[0013] 依次刻蚀所述介质层、浮栅层以及栅介质层，形成浮栅。
[0014] 进一步的，所述浮栅层以及控制栅层的材质均为多晶硅。
[0015] 进一步的，所述预处理为等离子体轰击处理。
[0016] 进一步的，所述等离子体采用的气体是CH4。
[0017] 进一步的，所述等离子体轰击处理时间范围是30s?240s，压强范围是2mT? 200mT，CH 4 流量范围是 lOsccm ?lOOsccm。
[0018] 进一步的，所述等离子体采用的气体是SiCl4与02。
[0019] 进一步的，所述等离子体轰击处理时间范围是30s?240s，压强范围是2mT? 200mT，SiCl 4 流量范围是 lOsccm ?lOOsccm，02 流量范围是 lOsccm ?lOOsccm。
[0020] 进一步的，所述等离子体采用的气体是N2。
[0021] 进一步的，所述等离子体轰击处理时间范围是30s?240s，压强范围是2mT? 200mT，N 2 流量范围是 lOsccm ?lOOsccm。
[0022] 进一步的，所述介质层的材质为氧化硅层-氮化硅层-氧化硅层组合。
[0023] 进一步的，所述掩膜层的材质为氮化硅或氧化硅。
[0024] 进一步的，在形成浮栅之后，采用清洗工艺去除所述保护层。
[0025] 与现有技术相比，本发明的有益效果主要体现在：在形成控制栅之后，刻蚀浮栅层 之前，先对所述控制栅进行预处理，接着刻蚀所述介质层、浮栅层以及栅介质层；由于对所 述控制栅进行了预处理，在控制栅表面形成保护层能够保护控制栅，从而避免刻蚀对控制 栅表面造成损伤，提高了半导体晶圆的良率。
【专利附图】
【附图说明】
[0026] 图la至图lc为现有技术控制栅及浮栅的制作方法过程中的结构示意图；
[0027] 图2为本发明一实施例中控制栅及浮栅的制作方法的流程图；
[0028] 图3a至图3d为本发明一实施例中控制栅及浮栅的制作方法过程中的结构示意 图。
【具体实施方式】
[0029] 以下结合附图和具体实施例对本发明提出的控制栅及浮栅的制作方法作进一步 详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图 均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施 例的目的。
[0030] 请参考图2,在本实施例中提出一种控制栅及浮栅的制作方法，包括如下步骤：
[0031] S100 :提供半导体衬底100,所述半导体衬底100为硅衬底；
[0032] 如图3a所示，半导体衬底100内可以设有浅沟槽隔离（图未示)，所述半导体衬底 1〇〇的材质可以为单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅（S0I)等，在半导体 衬底100中还可以形成掺杂区等。
[0033] S200 :在所述半导体衬底100上依次形成栅介质层110、浮栅层200、介质层300、 控制栅层400以及掩膜层500,如图3a所示；
[0034] 其中，所述浮栅层200以及控制栅层400的材质均为多晶硅，所述栅介质层110为 二氧化硅，所述介质层300可以是氧化硅层或者是氮化硅层优选的，所述介质层300是氧 化硅层-氮化硅层-氧化硅层（ΟΝΟ)组合，本【技术领域】人员应当理解的是，介质层300也 可以为一层氮化物或一层氧化物或一层氮化物上形成一层氧化物等绝缘结构等；所述掩膜 层500的材质为氮化娃或氧化娃，所述掩膜层500作为刻蚀的掩膜，在本实施例中，所述栅 介质层110、浮栅层200、介质层300、控制栅层400以及掩膜层500均采用化学气相沉积形 成；当然，所述栅介质层110还可以采用热氧化生长法形成，采用热氧化生长法形成的栅介 质层110具有更好的致密结构。
[0035] S300 :依次刻蚀所述掩膜层500以及控制栅层400形成控制栅410,如图3b所示；
[0036] 其中，步骤S300具体包括：首先在所述掩膜层500表面涂覆光阻层（图未示)，接 着对所述光阻层进行图案化处理；接着，以所述图案化的光阻层作为掩膜刻蚀所述掩膜层 500,并图案化的光阻层以及掩膜层500作为掩膜刻蚀控制栅层400,形成如图3b所示的控 制栅410 ;
[0037] S400 :对所述控制栅410的两侧表面进行预处理，形成保护层600,如图3c所示；
[0038] 其中，所述预处理为等离子体轰击处理，所述等离子体可以采用的气体是CH4、 SiCl4与02的混合物或者是N2 ;
[0039] 若采用CH4,则其流量范围是lOsccm?lOOsccm，例如是50sccm，压强范围是2mT? 200mT，例如是100mT，等离子体轰击处理时间范围是30s?240s，例如是80s ;采用CH4能够 在所述控制栅410的两侧表面形成C-H键的保护层600 ;
[0040] 若采用SiCl4与02的混合物，则31(：14流量范围是lOsccm?lOOsccm，例如是 50sccm，0 2流量范围是lOsccm?lOOsccm，例如是50sccm，压强范围是2mT?200mT，例如 是100mT，等离子体轰击处理时间范围是30s?240s，例如是80s ;采用SiCl4与02的混合 物能够在所述控制栅410的两侧表面形成二氧化硅的保护层600 ;
[0041] 若采用N2，贝U其流量范围是lOsccm?lOOsccm，例如是50sccm，压强范围是2mT? 200mT，例如是100mT，等离子体轰击处理时间范围是30s?240s，例如是80s ;采用N2能够 在所述控制栅410的两侧表面形成氮化硅的保护层600。
[0042] S500 :依次刻蚀所述介质层300、浮栅层200以及栅介质层110,形成浮栅210,如 图3d所示；
[0043] 需要指出的是，当进行刻蚀形成浮栅210之后，可以采用清洗工艺去除所述保护 层 600。
[0044] 综上，在本发明实施例提供的控制栅及浮栅的制作方法中，由于在形成控制栅之 后，刻蚀浮栅层之前，先对所述控制栅进行预处理，接着刻蚀所述介质层、浮栅层以及栅介 质层；由于对所述控制栅进行了预处理，在控制栅表面形成保护层能够保护控制栅，从而避 免刻蚀对控制栅表面造成损伤，提高了半导体晶圆的良率。
[0045] 上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属 【技术领域】的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和 技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍 属于本发明的保护范围之内。
【权利要求】
1. 一种控制栅及浮栅的制作方法，包括步骤： 提供半导体衬底； 在所述半导体衬底上依次形成栅介质层、浮栅层、介质层以及控制栅层； 刻蚀所述控制栅层形成控制栅； 对所述控制栅进行预处理，在所述控制栅的侧壁形成保护层； 依次刻蚀所述介质层、浮栅层以及栅介质层，形成浮栅。
2. 如权利要求1所述的控制栅及浮栅的制作方法，其特征在于，所述浮栅层以及控制 栅层的材质均为多晶硅。
3. 如权利要求2所述的控制栅及浮栅的制作方法，其特征在于，所述预处理为等离子 体轰击处理。
4. 如权利要求3所述的控制栅及浮栅的制作方法，其特征在于，所述等离子体轰击处 理采用的气体是CH4。
5. 如权利要求4所述的控制栅及浮栅的制作方法，其特征在于，所述等离子体轰击处 理时间范围是30s?240s，压强范围是2mT?20〇1111'，01 4流量范围是lOsccm?lOOOsccm。
6. 如权利要求3所述的控制栅及浮栅的制作方法，其特征在于，所述等离子体轰击处 理采用的气体是SiCl4与0 2。
7. 如权利要求6所述的控制栅及浮栅的制作方法，其特征在于，所述等离子体轰击处 理时间范围是30s?240s，压强范围是2mT?200mT，5丨(：1 4流量范围是lOsccm?lOOOsccm， 〇2流量范围是l〇sccm?lOOOsccm。
8. 如权利要求3所述的控制栅及浮栅的制作方法，其特征在于，所述等离子体轰击处 理采用的气体是N2。
9. 如权利要求8所述的控制栅及浮栅的制作方法，其特征在于，所述等离子体轰击处 理时间范围是30s?240s，压强范围是2mT?200mT，N 2流量范围是lOsccm?lOOOsccm。
10. 如权利要求1所述的控制栅及浮栅的制作方法，其特征在于，在所述控制栅层形成 之后，刻蚀控制栅层之前，在所述控制栅层表面形成掩膜层。
11. 如权利要求10所述的控制栅及浮栅的制作方法，其特征在于，所述掩膜层的材质 为氮化硅或氧化硅。
12. 如权利要求1所述的控制栅及浮栅的制作方法，其特征在于，所述介质层的材质为 氧化硅层-氮化硅层-氧化硅层组合。
13. 如权利要求1所述的控制栅及浮栅的制作方法，其特征在于，在形成浮栅之后，采 用清洗工艺去除所述保护层。
【文档编号】H01L21/28GK104157559SQ201310178630
【公开日】2014年11月19日 申请日期:2013年5月14日 优先权日:2013年5月14日
【发明者】何其暘, 尚飞 申请人:中芯国际集成电路制造(上海)有限公司