在半导体衬底上的非易失性存储器的制造方法
【技术领域】
[0001] 本实用新型设及存储器，并且更特别地设及双生存储器单元互连结构。
【背景技术】
[0002] 图1表示了包括在美国专利申请20130228846中描述的类型的存储器单元Mi, j、 11,村、阳-1小11-1,^的存储器平面(91日116)结构140。排(拘111〇'1'的存储器单元11小11,村属 于存储器平面的物理页PGi并被连接到字线WLi-1,1和栅极控制线CGk。排' i-r的存储器单 元Mi-I, JW属于存储器平面的排'i-1'的物理页PGi-I并被连接到字线WLi-1,1和栅极控制 线CGLi-i。排'j'的存储器单元可经由位线&读写访问，并且排'j-r的存储器单元 Mi, j+i、Mi-i, j+i可经由位线Bj+i读写访问。
[0003] 每个存储器单元包括浮置栅极晶体管（FG)，分别为Ti, j、Ti, W、Ti-I, j、Ti-IW。晶体 管Ti,j、Ti-w的漏极(D)区域被连接到位线&并且晶体管Ti,w、Ti-i,w的漏极端子被连接到 位线Bj+i。晶体管Tl, 的控制栅极CG被连接到栅极控制线CGLi并且浮置栅极晶体管 1'1-1,^、1'1-1,^的控制栅极〔6被连接到栅极控制线〔6以-1。
[0004] 每个浮置栅极晶体管具有经由选择晶体管ST连接到源极线的它的源极(S)端子。 存储器单元MiJ和Mi-I, J的选择晶体管ST具有共用的选择栅极CSG并且两个存储器单元相应 地被称为'双生'。类似地，存储器单元Ml, W和Mi-I, W为双生存储器单元并且它们的选择晶 体管ST具有共用的选择栅极CSG。每个选择栅极CGS是掩埋在存储器平面MAO被嵌入其中的 衬底中的竖直栅极，源极线化同样是被掩埋的。双生存储器单元的运些共用的选择栅极CSG 被连接到字线WLi-I, i。
[000引运样的存储器单元可W经由沟道被擦除或被编程，即通过将衬底置于正擦除或负 编程电压，通过化Wler-Nor化eim效应引起从它们的浮置栅极提取电荷或向它们的浮置栅 极注入电荷。更具体地，擦除存储器单元通过将施加到衬底的正电压与施加到其浮置栅极 晶体管的控制栅极的负电压组合来实施，而双生存储器单元的浮置栅极晶体管的控制栅极 接收正擦除抑制电压用于阻止其被同时擦除。类似地，对存储器单元编程可W通过将施加 到有关位线和衬底的负电压与施加到它的浮置栅极晶体管的控制栅极的正电压组合来执 行，而双生存储器单元的浮置栅极晶体管的控制栅极接收负编程抑制电压用于阻止其被同 时编程。也可W通过热电子注入，通过引起电流在位线中流动来对存储器单元进行编程。
[0006] 最后，存储器单元通过向它的浮置栅极晶体管的控制栅极CG施加正电压并且向对 应的位线施加正电压来被读取，而被连接到相同位线的双生存储器单元在它的控制栅极上 接收负读取抑制电压，用于阻止其被同时读取(前述申请的图9)。
[0007] 因此，该包括了双生存储器单元的常规存储器平面结构需要提供能够将正读取电 压施加到需要被读取的存储器单元的同时将负电压读取抑制电压施加到它的双生存储器 单元的字线解码器。 【实用新型内容】
[0008] 可W希望对该存储器平面结构和双生存储器单元做出改进，使得其可W在不将负 读取抑制电压施加到双生存储器单元的情况下读取存储器单元。
[0009] 本实用新型的实施例设及一种在半导体衬底上的非易失性存储器，包括存储器单 元的行和列，存储器单元的列包括成对的双生存储器单元，每个双生存储器单元包括浮置 栅极晶体管和选择晶体管，所述选择晶体管包括与双生存储器单元的选择晶体管共用的选 择栅极;位线，每个位线连接到相同列的存储器单元的浮置栅极晶体管的导电端子;栅极控 制线，横向于所述位线，连接到相同行的浮置栅极晶体管的控制栅极；W及，存储器单元的 每列两个位线，并且其中相同列的两个相邻的双生存储器单元没有连接到相同的位线，而 相同列的两个相邻的非双生存储器单元连接到相同的位线。
[0010] 根据一个实施例，针对存储器单元的两个相邻列，存储器包括个位线，被布置 并被叠加在存储器单元的第一列上方并且在=个不同的互连层级上；W及第四位线，被布 置在存储器单元的第二列上方。
[0011] 根据一个实施例，存储器包括:第一位线，排列在第一位线轴线上、在存储器单元 的第一列上方延伸，并通过第一导电路径连接到第一列的浮置栅极晶体管，第一导电路径 包括穿过隔离层的过孔和布置在隔离层上的导电线的部分;第二位线，排列在第一位线轴 线上，并通过第二导电路径连接到第一列的浮置栅极晶体管，第二导电路径包括穿过隔离 层的过孔和布置在隔离层上的导电线的部分;第=位线，排列在第一位线轴线上，并通过第 =导电路径连接到存储器单元的第二列的浮置栅极晶体管，第=导电路径包括穿过隔离层 的过孔和布置在隔离层上的导电线的部分；W及第四位线，排列在第二位线轴线上、在存储 器单元的第二列上方延伸，并通过第四导电路径连接到浮置栅极晶体管，第四导电路径包 括穿过隔离层的过孔和布置在隔离层上的导电线的部分。
[0012] 根据一个实施例，存储器包括第一隔离层、第二隔离层、第=隔离层、第四隔离层 和第五隔离层，第一位线在第二隔离层之上延伸，第二位线在第=隔离层之上延伸，第=位 线在第五隔离层之上延伸，W及第四位线在第五隔离层之上延伸。
[0013] 根据一个实施例，第一导电路径包括:过孔，排列在第一位线轴线上、穿过第一隔 离层;导电线的部分，排列在第一位线轴线上、被布置在第一隔离层上；W及过孔，排列在第 一位线轴线上、穿过第二隔离层。
[0014] 根据一个实施例，第二导电路径包括:过孔，排列在第一位线轴线上、穿过第一隔 离层；导电线的部分，从第一位线轴线一直延伸到第二位线轴线、被布置在第一隔离层上； 过孔，排列在第二位线轴线上、穿过第二隔离层;导电线的部分，排列在第二位线轴线上、布 置在第二隔离层上;过孔，排列在第二位线轴线上、穿过第S隔离层；W及，导电线的部分， 从第二位线轴线一直延伸到第一位线轴线、布置在第=隔离层上。
[0015] 根据一个实施例，第S导电路径包括:过孔，排列在第二位线轴线上、穿过第一隔 离层;导电线的部分，排列在第一位线轴线上、布置在第一隔离层上;过孔，排列在第一位线 轴线上、穿过第二隔离层;导电线的部分，排列在第二位线轴线上，布置在第二隔离层上;过 孔，排列在第二位线轴线上、穿过第S隔离层;导电线的部分，排列在第二位线轴线上、布置 在第S隔离层上;过孔，排列在第二位线轴线上、穿过第四隔离层;导电线的部分，从第二位 线轴线一直延伸到第一位线轴线，布置在第四隔离层上；W及过孔，排列在第一位线轴线 上、穿过第五隔离层。
[0016] 根据一个实施例，第四导电路径包括:过孔，排列在第二位线轴线上、穿过第一隔 离层;导电线的部分，排列在第一位线轴线上、布置在第一隔离层上;过孔，排列在第一位线 轴线上、穿过第二隔离层;导电线的部分，排列在第二位线轴线上、布置在第二隔离层上;过 孔，排列在第二位线轴线上、穿过第S隔离层;导电线的部分，排列在第二位线轴线上、布置 在第S隔离层上;过孔，排列在第二位线轴线上、穿过第四隔离层;导电线的部分，布置在第 四隔离层上；W及，过孔，排列在第二位线轴线上、穿过第五隔离层。
[0017] 根据一个实施例，存储器包括读取电路和列解码器，列解码器被配置用于通过分 配给列的两个位线之一来读取相同列的存储器单元。
[0018] 提供运种具有掩埋的共用选择栅极的双生存储器单元提供了大幅降低被存储器 单元占据的半导体表面的优点，使得存储器单元的两个列之间的最小距离不再由它们的制 造方法的限制来确定，而是由位线的制造方法的限制来确定。因此，位线W及它们的制造方 法的公差对存储器单元的两个列之间的最小距离施加了影响，并因此通常确定了存储器平 面的空间要求。
【附图说明】
[0019] 存储器平面结构、存储器单元W及制造运种存储器平面结构和存储器单元的方法 的实施例将在随后通过非限定性地参考附图来进行描述，附图中：
[0020] -之前描述的图1是常规存储器平面结构和双生存储器单元的电路图，
[0021] -图2是根据本实用新型的包括双生存储器单元双目镜(binocular)的存储器平面 的实施例的电路图，
[0022] -图3至图7是示出制造双生存储器单元的方法的步骤的半导体衬底的顶视图，
[0023] -图8A、图9、图10A、图11、图12A、图13、图14A、图15、图16A、图17A是示出制造双生 存储器单元的方法的其他步骤的半导体衬底的顶视图，
[0024] -图8B、图10B、图12B、图14B、图16B、图17B是对应于图8A、图10A、图12A、图14A、图 16A、图17A的顶视图的透视图，W及
[0025] -图18是包括图2中的存储器平面的存储器的电路图。
【具体实施方式】
[0026] 图2是根据本实用新型的嵌入在半导体衬底中的存储器平面MAl的实施例的电路 图。存储器平面包括存储器单元的行和列，运里示出八个存储器单元Cl，j、C2，j、C3，j、C4， j、C1，j+1、C2，j+1、C3，j+1、C4, j+1。每个存储器单元包括:浮置栅极(FG)，分别为Tl，j、T2， j、T3，j、T4，j、T1，j+1、T2，j + 1、T3，j+1、T4，j+1; W及选择晶体管ST，选择