快闪存储器的制造方法及其结构的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种快闪存储器的制造方法及其结构。
【背景技术】
[0002]随着半导体工艺技术的发展，在存储器件方面已经开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可进行多次信息存入、读取和擦除等动作，且存入的信息在断电后不会消失的特性。因此，快闪存储器已经成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中与非门快闪存储器以掺杂的多晶硅作为浮动栅(floatinggate)和控制栅(control gate)。其中控制栅形成于浮动栅上，且通过栅间介质层相隔，浮动栅形成于衬底上，通过一层隧穿介质层(tunnel oxide)相隔。当对快闪存储器进行信息的写入操作时。通过在控制栅与源区/漏区施加偏压，使得电子注入进入浮动栅中；在读取快闪存储器存储信息时，在控制栅施加一工作电压，此时浮动栅的带电状态会影响其下方沟道(channel)的开/关，而此沟道的开/关即为判断信息值O或I的依据。当快闪存储器在擦除信息时，将半导体衬底、源区、漏区或者控制栅的相对电位提高，并利用隧穿效应使电子由浮动栅穿过隧穿介质层而进入衬底、源区、漏区中，或是穿过控制栅介质层而进入控制栅中。
[0003]快闪存储器的工作电压、读取及擦除的速度与浮动栅和控制栅间耦合率(coupling rat1)有关。親合率是指施加于控制栅上的电压親合至浮动栅的参数。对于快闪存储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，编程以及擦除的速率越高，功耗越低。
[0004]因此，如何提高快闪存储器的耦合率成为本领域亟待解决的技术问题之一。
【发明内容】
[0005]本发明解决的技术问题是提供了快闪存储器的制造方法及其结构，提高了快闪存储器的耦合率，降低了快闪存储器的工作电压，提高了快闪存储器的编程及擦除的速率，并降低了的功耗。
[0006]为了解决上述问题，本发明提供一种快闪存储器的制造方法，包括:
[0007]提供半导体衬底，所述半导体衬底上依次形成有第一氧化硅层和第一多晶硅层；
[0008]刻蚀去除部分厚度的所述第一多晶硅层，在所述第一多晶硅层中形成若干沟槽，相邻沟槽之间形成凸起部；
[0009]形成覆盖所述沟槽的侧壁和底部表面以及凸起顶部表面的控制栅介质薄膜层和位于控制栅介质薄膜层上的第二多晶硅层；
[0010]氧化所述凸起部顶部表面上的部分第二多晶硅层，形成第二氧化硅层；
[0011]以所述第二氧化硅层为掩膜刻蚀去除沟槽底部表面上的第二多晶硅层，剩余的覆盖凸起部的第二多晶硅层作为控制栅；
[0012]在所述控制栅的两侧侧壁表面上形成侧墙；
[0013]以所述侧墙为掩膜，刻蚀去除侧墙两侧的控制栅介质薄膜层和沟槽底部的第一多晶硅层，在半导体衬底上形成倒“T”字型的浮栅、位于倒“T”字型的与控制栅之间的控制栅介质层。
[0014]可选地，还包括:在所述倒“T”字型的与控制栅的侧壁以及相邻倒“T”字型的控制栅之间的半导体衬底上形成隧穿氧化硅层；
[0015]在隧穿氧化层上形成字线多晶硅层；
[0016]在所述倒“T”字型的控制栅的远离字线多晶硅层一侧的半导体衬底内形成漏区。
[0017]可选地，所述第一多晶硅层的厚度范围为300埃-1000埃，所述凸起部下方的多晶硅层的厚度范围为200埃-300埃，所述凸起部的厚度范围为100埃-700埃。
[0018]可选地，所述控制栅介质薄膜层为氧化硅层一氮化硅层一氧化硅层构成的复合结构。
[0019]可选地，所述氧化所述凸起部顶部表面上的部分第二多晶硅层的工艺为高温氧化工艺，该高温氧化工艺的参数为:温度800-1200°C，时间40-80s，工艺气体氧气，流量6_10slmo
[0020]可选地，所述第二氧化硅层的厚度范围为200-500埃。
[0021]相应的，本发明还提供一种快闪存储器，包括:
[0022]半导体衬底；
[0023]倒“T”字型浮栅，包括形成于半导体衬底上的底部和位于底部上方的凸起部；
[0024]控制栅介质层，覆盖所述凸起部的顶部和两侧以及所述底部的一部分；
[0025]控制栅，覆盖所述控制栅介质层；
[0026]隧穿氧化层，位于所述倒“T”字型的与控制栅的侧壁以及相邻倒“T”字型的控制栅之间的半导体衬底上；
[0027]字线多晶硅层，位于隧穿氧化层上；
[0028]漏区，位于所述倒“T”字型的控制栅的远离字线多晶硅层一侧的半导体衬底内。
[0029]可选地，包括:所述倒“T”字型浮栅的凸起部的厚度与底部的厚度之比范围为0.5~3.5o
[0030]可选地，所述凸起部的厚度与宽度之比范围为0.5-1.5。
[0031]可选地，所述控制栅介质层为氧化硅层-氮化硅层-氧化硅层构成的复合结构，所述控制栅介质层的厚度范围为300-500埃，氧化硅层、氮化硅层和氧化硅层的厚度范围分别为40-60埃。
[0032]与现有技术相比，本发明具有以下优点:
[0033]本发明提供的快闪存储器具有倒“T”字型的浮栅、覆盖所述倒“T”字型的凸起部和底部控制栅介质层，以及位于该控制栅介质层上的控制栅，本发明的控制栅的内侧的表面与所述倒“T”字型的浮栅的底部和凸起部(包括凸起部的侧壁和顶部)之间均形成耦合面，与现有技术的控制栅仅与浮栅的顶部形成耦合面相比，本发明提高了快闪存储器的耦合率，降低了快闪存储器的工作电压，提高了快闪存储器的编程及擦除的速率，降低了快闪存储器的功耗。
【附图说明】
[0034]图1至图13是本发明一个实施例的快闪存储器的制造方法剖面结构示意图。
【具体实施方式】
[0035]快闪存储器的耦合率与控制栅与浮动栅之间的耦合面的面积大小有关，耦合面越大，该耦合率越大。所述耦合面是指，控制栅与浮动栅重叠的表面，且该控制栅与浮动栅的重叠的表面形成有控制栅介质层。现有技术的控制栅位于浮动栅的顶部，浮动栅与控制栅之间
[0036]控制栅与浮动栅的顶部之间形成耦合面，该耦合面的面积为浮动栅的顶部的面积。发明人考虑通过增大浮动栅与控制栅之间的耦合面的面积来增大耦合率。
[0037]为了解决上述问题，本发明提供一种快闪存储器的制造方法，包括:
[0038]提供半导体衬底，所述半导体衬底上依次形成有第一氧化硅层和第一多晶硅层；
[0039]刻蚀去除部分厚度的所述第一多晶硅层，在所述第一多晶硅层中形成若干沟槽，相邻沟槽之间形成凸起部；
[0040]形成覆盖所述沟槽的侧壁和底部表面以及凸起顶部表面的控制栅介质薄膜层和位于控制栅介质薄膜层上的第二多晶硅层；
[0041]氧化所述凸起部顶部表面上的部分第二多晶硅层，形成第二氧化硅层；
[0042]以所述第二氧化硅层为掩膜刻蚀去除沟槽底部表面上的第二多晶硅层，剩余的覆盖凸起部的第二多晶硅层作为控制栅；
[0043]在所述控制栅的两侧侧壁表面上形成侧墙；
[0044]以所述侧墙为掩膜，刻蚀去除侧墙两侧的控制栅介质薄膜层和沟槽底部的第一多晶硅层，在半导体衬底上形成倒“T”字型的浮栅、位于倒“T”字型的与控制栅之间的控制栅介质层。
[0045]可选地，还包括:在所述倒“T”字型的与控制栅的侧壁以及相邻倒“T”字型的控制栅之间的半导体衬底上形成隧穿氧化硅层；
[0046]在隧穿氧化层上形成字线多晶硅层；
[0047]在所述倒“T”字型的控制栅的远离字线多晶硅层一侧的半导体衬底内形成漏区。
[0048]下面结合具体的实施例对本发明的技术方案进行详细的说明。
[0049]为了更好的说明本发明的技术方案，请参考图1-图13所示的本发明一个实施例的快闪存储器的制造方法剖面结构示意图。
[0050]首先，请参考图1所示，提供半导体衬底100，所述半导体衬底100的材质为硅。然后进行氧化工艺，在所述半导体衬底100上形成第一氧化硅层101，所述第一氧化硅层101的厚度范围为80-100埃。
[0051]接着，继续参考图1，在所述第一氧化硅层101上沉积第一多晶硅层102 ;所述第一多晶硅层102的厚度范围为300埃-1000埃。所述第一多晶硅层102在后续的工艺步骤中将通过刻蚀工艺形成倒“T”字型的控制栅。
[0052]然后，请参考图2，刻蚀去除部分厚度的所述第一多晶硅层102，在所述第一多晶硅层102中形成若干沟槽，相邻沟槽之间形成凸起部；所述凸起部下方的多晶硅层的厚度范围为200埃-300埃，所述凸起部的厚度范围为100埃-700埃。
[0053]所述凸起部在后续将作为浮栅的一部分，而凸起部下方的部分多晶硅层将作为浮栅的另一部分，与凸起部共同构成倒“T”字型浮栅。具体将在后续进行详细的说明。
[0054]刻蚀所述第一多晶硅层102的工艺与现有技术相同，在此不做赘述。
[0055]接着，请参考图3，形成覆盖所述沟槽的侧壁和底部表面以及凸起顶部表面的控制栅介质薄膜层103，所述控制栅介质薄膜层103为氧化硅层一氮化硅层一氧化硅层(Oxide-Nitride-Oxide, 0N0)构成的复合结构。作为一个实施例，自下向上，所述复合结构包括:厚度为40-60埃的氧化硅层，厚度为40-60埃的氮化硅层，和厚度为40-60埃的氧化硅层。所述控制栅介质薄膜层103在后续将通过刻蚀工艺形成位于控制栅与浮栅之间的控制栅介质层。
[0056]接着，参考