专利名称：半导体集成电路器件的制作方法
相关申请的交叉参考本申请要求2006年6月20日递交的日本专利申请No.2006-169485和2005年9月13日递交的日本专利申请No.2005-265819的优先权，这里将其内容作为参考引入本申请中。
背景技术：
本发明涉及半导体集成电路器件，如具有连接有例如移动DDR-SDRAM(双数据率-同步动态随机存取存储器)的存储接口控制器的微控制器，并且尤其涉及当应用于使读取数据与内部时钟同步的同步电路时有效的技术。
本申请的发明人等已经提出了一种技术，其中在诸如如专利文献(日本未审专利公报No.2005-78547)中所介绍的具有与DDR-SDRAM连接的存储接口控制器的数据处理器的半导体集成电路中，在存储接口控制器一侧，使读取数据与内部时钟同步。这种同步技术旨在使用关于如专利文献1的图1所示的DDR-SDRAM在读取周期中输入的数据选通信号来确定数据选通信号相对于内部时钟的到达延迟，基于通过移动存储器所携带的数据选通信号的相位获得的信号来对读取数据进行采样，并且基于到达延迟的确定结果来使所采样的读取数据与内部时钟同步。如专利文献1的图11所示，脉冲控制电路测量输入/输出缓冲器的每个信号延迟，并且使用其来使信号DQ和DQS同步。
在DDR-SDRAM中，在其中设置如DLL(或PLL)的时钟同步电路，并且使外部时钟和内部时钟彼此同步。然而，已经提出了所谓的移动规格的DDR-SDRAM，其中为了实现由便携式电话代表的移动小型电子设备，省去如DLL或PLL的时钟同步电路以实现低功耗。本申请的发明人已经论述了专利文献1的存储接口安装在如图16所示的这种微控制器(下文简称为“MCU”)上，并且移动DDR-SDRAM(下文简称为“MB-DDR SDRAM”)与其连接。根据这些论述，揭示出出现了以下问题。
在图16中，在MCU的输出侧，在时钟/CK和CK中出现相对于内部时钟的延迟时间td1。由于时钟同步电路没有安装到MB-DDRSDRAM上，在时钟/CK和CK的输入和信号DQ和DQS的输出之间产生延迟时间td2。在MCU的输入侧，在DQin和DQSin中出现相对于信号DQ和DQS的延迟时间td3。在MCU的情况下，如图17(A)所示，在已经考虑了工艺变化、源极电压变化以及温度变化等的最坏情况和最好情况下的延迟时间td1+td3中存在着波动宽度。甚至在MB-DDR SDRAM的情况下，如图17(B)所示，在已经考虑了工艺变化、源极电压变化以及温度变化等的最坏情况和最好情况下的延迟时间td2中也存在着波动宽度。当从MCU的内部时钟来观察时，在通过如图17(C)所示将上述(A)和(B)相加而得到的最好情况和最坏情况下的延迟时间td1+td2+td3中出现大的波动宽度。
如图18(A)所示，可以确定当延迟时间td1到td3较小时，根据与内部时钟ckb同步的定时确定点t1到t5DQSin从低电平变到高电平的点位于确定点t1和t2之间，而DQSin从高电平变到低电平的点位于确定点t3和t4之间。然而，当如图18(B)所示延迟时间td1到td3变大时，在定时确定点t1到t5的确定区域中包含DQSin的信号不确定期间。
其原因如下在从MCU写入MB-DDR SDRAM的模式下，MCU产生DQS，并且将其连同写入数据一起提供给MB-DDR SDRAM。在从MCU读取到MB-DDR SDRAM的模式下，MB-DDR SDRAM产生DQS，并且将其连同读取数据一起提供给MCU。因此，由于DQS信号在MCU和MB-DDR SDRAM之间双向传输，在开始存储器存取之前其被置于浮动(高阻抗HiZ)状态。
在读取模式下，从MCU将读取模式传输到MB-DDR SDRAM。结果，由于通过MB-DDR SDRAM使DQS在电平上为低，因此响应于时间延迟td1到td3中的每一个的增加，DQS在长时间段内被保持在浮动状态。因此，由于MCU中的浮动状态，使第一确定点t1进入信号不确定区域。例如当输入电路取得将不确定电平作为高电平的DQSin时，确定电路作出DQSin在确定点t1已经变为高电平的错误判断。因此，当试图延迟确定点t1时，不能确定DQSin在如图18(A)所示延迟时间td1到td3较小时的上升点。最终，在专利文献1所公开的技术中，对于时钟的加速存在着限制，因为内部时钟的最小周期是相对于延迟时间td1到td3中的每一个的波动宽度来确定的。
发明内容
本发明的目的是提供配有已经实现了加速的接口电路的半导体集成电路器件。通过本说明书的说明和附图，本发明的上述、其他目的和新颖特征将变得显而易见。
以下将简要说明在本申请中所公开的一个典型或具有代表性的发明的内容。第一输出电路将外部时钟提供给外部器件。第一输入电路输入对应于外部器件处的外部时钟形成的数据选通信号。第二输入电路输入与数据选通信号变化的时刻同步形成的数据。第二延迟时间确定电路响应于经由第一输入电路输入的数据选通信号来确定预定确定区域中相对于内部时钟的到达延迟时间。基于其确定的结果，使利用数据选通信号进行采样并且通过第二输入电路输入的数据与内部时钟同步。提供其中与第一输出电路以及第一和第二输入电路中的任何一个相对应的信号延迟时间被分别相等地设置的虚拟输入/输出电路、将测试时钟提供给虚拟输入/输出电路的脉冲控制电路、以及响应于通过虚拟输入/输出电路发送的测试时钟确定信号延迟时间的第一延迟时间确定电路。第二延迟时间确定电路的确定区域基于第一延迟时间确定电路的确定结果而随时间改变。
以下将简要说明在本申请中所公开的另一个具有代表性的发明的内容半导体集成电路器件配备有接口电路、数据处理器、以及时钟发生器。时钟发生器产生内部时钟和外部时钟。作为接口电路，提供了以下电路。第一输出电路通过第一外部端子将外部时钟提供给外部器件。第二输出电路通过第二外部端子将数据处理器形成的控制信号提供给外部器件。第三输出电路通过第三外部端子将与外部时钟相对应的第一数据选通信号提供给外部器件。第四输出电路通过第四外部端子将与第一数据选通信号变化的时刻同步的数据提供给外部器件。第一输入电路通过第三外部端子输入与外部器件处的外部时钟相对应的第二数据选通信号。第二输入电路通过第四外部端子输入与外部器件处的第二选通信号变化的时刻同步的数据。延迟时间确定电路响应于通过第一输入电路输入的第二数据选通信号来确定相对于内部时钟的到达延迟时间。采样电路根据通过优选地将第一输入电路输入的第二数据选通信号的相位移动90°得到的定时信号来对第二输入电路输入的数据进行采样。同步电路基于延迟时间确定电路的确定结果使所采样的数据与内部时钟同步。第三输出电路和第四输出电路中的每一个都是三态输出电路，其在输出控制信号为一种电平时执行输出操作，而在输出控制信号为另一电平时使其处于输出高阻抗状态。第三输出电路设置有一个电路，在由于输出控制信号而使该电路处于输出高阻抗状态时其根据预定信号将第三输出外部端子设置到对应于高电平或低电平的固定电平。在此期间，执行延迟时间确定电路所进行的确定操作。
当通过第二输入电路输入的数据被采样时使用通过将第二数据选通信号偏移“90°”所得到的定时信号的原因是为了确保相对于采样电路处的数据信号的建立/保持时间，并且为了使得能够确保最充分的时间容差而不依赖于数据信号的周期，使用将第二数据选通信号偏移90°所得到的信号作为用于确定采样周期或期间的信号。因此，例如在数据信号的周期更长时，可以确保建立/保持时间要更长得多。由此，可以适当地改变信号的偏移量，而不用将其限制为90°。
归因于与输入/输出电路的每个延迟时间相对应的确定区域中的临时改变，每个信号延迟的波动宽度都相同地减少得较少，并且使得能够加速。输出高阻抗状态中的不确定电平根据延迟确定导致固定电平。可以在不受输入/输出电路的延迟时间变化的影响的情况下进行输入数据的同步。
图1是示出根据本发明的半导体集成电路器件的一个实施例的方框图；图2是用于说明根据本发明的存储接口电路3的操作的一个例子的波形图；图3是用于说明根据本发明的存储接口电路3的操作的另一个例子的波形图；图4是用于说明根据本发明的存储接口电路3的操作的再一个例子的波形图；图5是示出根据本发明的半导体集成电路器件的另一个实施例的方框图；图6是根据图5所示的校正电路的一个实施例的校正说明图；图7是示出根据本发明确定每个延迟时间的操作和根据其确定结果的同步控制信息的更新操作的程度、以及存储器存取操作的典型说明图；图8是用于说明图7所示的使用延迟时间确定电路41和43的定时调节操作控制的流程图；图9是示出根据本发明确定每个延迟时间的操作和根据其确定结果的同步控制信息的更新操作的程度、以及存储器存取操作的另一个典型说明图；图10是用于说明图9中所示的使用延迟时间确定电路41和43的定时调节操作控制的流程图；图11是示出在本发明中所采用的采样电路28的具体例子的方框图；图12是示出在本发明中所采用的同步电路45的具体例子的方框图；图13是用于说明在对本发明中所采用的MB-DDR SDRAM进行写访问和读访问时的数据DQ和数据选通信号DQS的图；图14是示出在本发明中所采用的延迟时间确定电路43的一个例子的方框图；图15是示出根据本发明的半导体集成电路器件的另一个实施例的方框图；图16是在本发明之前讨论的MCU和存储器的连接图；图17是用于说明MCU和存储器之间的延迟时间的图；图18是用于说明图16的存储器读取的波形图；图19是示出根据本发明的半导体集成电路器件的另一个实施例的方框图；图20是用于说明图19所示的存储接口电路3的操作的波形图；以及图21是用于说明图19所示的存储接口电路3的训练(training)操作的一个例子的波形图。
具体实施例方式
在图1中示出根据本发明的半导体集成电路器件的一个实施例的方框图。在该图中连同该半导体集成电路器件还示出了用作由此进行存取的外部器件的存储器6。尽管没有特别限制，但是在该图中所示的半导体集成电路器件1构成了MCU(微控制器)。通过互补MOS集成电路制造技术等将半导体集成电路器件1形成在例如单晶硅的一块半导体衬底上。
MCU 1具有用作典型示出的数据处理器的CPU(中央处理单元)2、存储接口电路3、外部存储控制器4以及时钟发生器5。CPU 2具有指令控制器和运算单元。指令控制器控制指令提取，并且对提取的指令进行解码。运算单元使用各自由该指令的解码结果所指定的操作数或者指令来执行数据操作或者地址操作，以由此执行指令。存储接口电路3可以直接连接到由另一个芯片构成的存储器6。存储器6被配置为例如MB-DDR SDRAM。
存储接口电路3连接到外部存储控制器4。外部存储控制器4执行接口控制，以获得对MB-DDR SDRAM 6的访问。尽管没有特别限制，但是MB-DDR SDRAM 6等效于其中从如上所述的这种已知DDRSDRAM中去掉了如DLL或PLL的时钟同步电路的SDRAM。在MB-DDR SDRAM 6中，尽管没有具体介绍，但是在用作存储器时钟的时钟CK的上升沿上锁存了各种控制信号(命令)，例如行地址选通信号(/RAS)、列地址选通信号(/CAS)、写使能信号(/WE)等。输入/输出数据DQ与用作双向选通信号的数据选通信号DQS一起被传输。数据选通信号DQS被定义为用于根据读取/写入操作的数据输入/输出操作的参考时钟。
在读取操作时，MB-DDR SDRAM 6允许数据选通信号DQS的边沿(变换点)与读取信号的边沿相一致，并且输出其结果。在写入操作时，MCU 1的外部存储控制器4将数据选通信号DQS的边沿放置在写入数据的中央，并且将其输出到MB-DDR SDRAM 6。在图1中、在MB-DDR SDRAM 6处典型地示出了用于时钟CK和/CK的输入端子10和11、用于数据DQ的输入/输出端子12以及用于数据选通信号DQS的输入/输出端子13。时钟发生器5产生内部时钟，如与用于MB-DDR SDRAM的同步操作的时钟相对应的时钟cka和ckb，以及用于CPU 2和外部存储控制器4的操作参考时钟CLK。例如，时钟b的频率等于时钟a的频率的两倍。
存储接口电路3具有用于使MB-DDR SDRAM 6输出的数据选通信号DQS和读取数据DQ与内部时钟ckb同步的同步电路，以及用于将用作外部器件的MB-DDR SDRAM 6直接与其连接的输入/输出电路。
作为输入/输出电路，例如通常提到的用于时钟CK和/CK的输出电路15和16、用于数据DQ的输入/输出电路17、以及用于数据选通信号DQS的输入/输出电路18。输出电路15和16根据对于MB-DDR SDRAM 6的读取操作指令(读取命令)通过时钟输出端子19和20分别将时钟CK和/CK输出到外部。输入/输出电路17通过外部端子21连接到MB-DDR SDRAM 6的数据端子12。输入/输出电路18通过外部端子22连接到MB-DDR SDRAM 6的数据选通端子13。作为用于使数据选通信号DQS和读取数据DQ与内部时钟同步的电路，提供了延迟时间确定电路43、保持电路44、移相电路27、采样电路28以及同步电路45。
延迟时间确定电路43测量数据选通信号DQS自身的获得或者到达时间，以使从MB-DDR SDRAM输出的信号DQS和DQ与内部时钟同步。以大致相等(时钟相位差(Skew)0)的方式来设定从DQS端子22处的输入/输出电路18到延迟时间确定电路43和移相电路27的延迟时间(DQin系列)以及从DQ端子21处的输入/输出电路17到采样电路28的延迟时间(DQin系列)。延迟时间确定电路43利用内部时钟作为参考来测量信号DQSin的获得或者到达时间(延迟时间td1+td2+td3)。延迟时间确定电路43例如使用时钟ckb的上升沿和下降沿来确定DQS在何时从低电平变为高电平(逻辑0到逻辑1)，由此测量DQSin的到达时间(延迟时间)，其中所述时钟ckb快于限定MB-DDR SDRAM 6的操作周期的时钟cka，并且其周期为时钟cka的周期的两倍。为了在DQS的变化边沿连续时避免识别错误的边沿，可以优选在读取总线周期不连续时进行用于确定延迟时间的测量。
在总线周期的不连续期间，例如，在存储器刷新期间或者在存储器写入周期期间，将延迟时间确定电路43测量到的DQS的延迟时间设置到保持电路44作为同步控制信息CNTsyc。在其随后的存储器读取周期中使用设置到保持电路44的同步控制信息CNTsyc。例如基于来自外部存储控制器4的校准开始指令信号30给出用于使延迟时间确定电路43对延迟时间进行测量操作的指令。
移相电路27用作使用可变延迟电路的可变或者可编程移相电路。由于移相电路27利用时钟ckb的周期作为基准来进行90°相移，因此需要对于可变延迟电路进行延迟设定(延迟时间控制或者调整)。在不出现存储器读取周期时在例如存储器刷新周期、存储器写入周期等一开始就进行延迟时间调整。例如，根据校准开始指令信号30从外部存储控制器4给出其操作指令。将经过90°相移的数据选通信号DQSin表示为DQS-90。采样电路28利用通过移相电路27延迟了90°的DQS的上升沿和下降沿来对读取数据DQ进行采样。
同步电路45具有使触发器的串联级数不同的多条路径，所述触发器中的每一个通过时钟ckb的正时钟和负时钟来进行锁存操作。同步电路45根据同步控制信息CNTsyc从所述路径中选择一条路径。由此，同步电路45根据在延迟时间确定电路43测量到的、在总线周期的不连续期间被顺序更新并且被保持在保持电路44中的同步控制信息CNTsyc来使由采样电路28所采样的数据DQ(DQsmp)与内部时钟ckb同步。数据DQSsyc是通过根据保持电路44的输出、通过利用同步电路45将数据DQsap与内部时钟(时钟ckb)同步所得到的数据，所述保持电路44保持90°移相电路27和延迟时间确定电路43计算的同步控制信息CNTsyc。
在本实施例中，在延迟时间确定电路43测量到的DQS的延迟时间(td1+td2+td3)中包含上述MCU 1的输出端处的延迟时间td1和不具有时钟同步电路的MB-DDR SDRAM 6处的延迟时间td2。结果，测量到的延迟时间的波动宽度如图17(C)所示变得更大，由此导致对时钟周期的限制。
为了等效地减少上述延迟时间的波动宽度，在本实施例中设置了虚拟输入/输出电路23、脉冲控制电路40、延迟时间确定电路41和保持电路42。虚拟输入/输出电路23被称为等效于输入电路15的电路，所谓的关于输入/输出电路17和18以及该输入电路的复制电路。输入/输出电路23的输出电路的输出端子和其输入电路的输入端子连接到外部端子24。尽管没有特别限制，但是等效于MB-DDR SDRAM6的输入电容的虚拟电容DC或者进一步添加的电容连接到外部端子24，所述添加的电容具有等效于MCU 1和MB-DDR SDRAM 6之间的布线电容的电容。
附带说明地，诸如输入/输出电路23、输出电路15和16等的输入电路/输出电路通过未示出的焊盘(PAD)连接到它们相应的外部端子24、19、20等。这些焊盘中的每一个都是形成在半导体衬底上的具有预定尺寸的金属区域。这些焊盘具有与它们的尺寸相应的电容，并且使用引线架和金线通过键合等来连接这些焊盘，暴露出所述引线架和金线的一部分作为半导体集成电路器件的外部端子。
脉冲控制电路40将测试脉冲RPout提供给输入/输出电路23的输出电路的输入端。将通过输入/输出电路23的输入电路传输的测试脉冲RPin输入到延迟时间确定电路41。由于输入/输出电路23被配置为如上所述的复制电路，并且虚拟电容CD与其连接，因此延迟时间确定电路41测量MCU 1的输入和输出电路的延迟时间td1+td3。保持电路42取得其中的测量(td1+td3)结果，并且将其发送到延迟时间确定电路43。延迟时间确定电路43进行基本上测量延迟时间td2的操作。
在图2中示出用于说明根据本发明的存储接口电路3的操作的一个例子的波形图。在图2中，td1表示从在时间上匹配的时钟CKBout和Ckout的交叉点中的每一个的末端经由输出电路15和16到MB-DDR SDRAM 6的CK端子10和11中的每一个的延迟时间。端子10和11处的时钟CK和/CK的交叉点中的每一个被定义为用于数据选通信号DQS和数据DQ的参考时刻。将MB-DDR SDRAM 6构造成输出相对于端子10和11处的时钟CK和/CK延迟时间为td2的数据，而不用在用于数据选通信号DQS的输出级中包含DLL电路。延迟时间td3表示从DQS端子22经由输入电路18到延迟时间确定电路43和移相电路27的延迟时间。将这些延迟时间td1和td3设置成与虚拟输入/输出电路处的延迟时间td1和td3相等。
在图2(A)中示出延迟时间td1、以及td3和td2最小时的MCU1和MB-DDR SDRAM 6的最佳/最佳组合的例子。利用这种组合作为参考，设置可变定时确定点t1到t5。在同一幅图(A)中，检测到DQSin在确定点t1和t2之间已经从低电平变到高电平。另一方面，图2(B)示出其中MCU 1处的延迟时间td1和td3为最佳，而MB-DDRSDRAM 6处的延迟时间td2为最差时的最佳/最差组合的例子。在本例中，MCU 1处的延迟时间td1和td3处于最佳状态，而延迟时间确定电路43处的可变定时确定点t1到td5保持为原样。因此，延迟时间确定电路43检测到DQSin在与MB-DDR SDRAM 6处的延迟时间td2相关联的确定点t3和t4之间已经从低电平变到高电平。
在图3中示出用于说明根据本发明的存储接口电路3的操作的另一个例子的波形图。以类似于图2(A)的方式在图3(A)中示出延迟时间td1、以及td3和td2最小时的MCU 1和MB-DDR SDRAM 6的最佳/最佳组合的例子。另一方面，图3(B)示出其中MCU 1处的延迟时间td1和td3为最差，而MB-DDR SDRAM 6处的延迟时间td2为最佳时的最差/最佳组合的例子。在本例中，延迟时间确定电路41确定MCU 1处的td1和td3的延迟时间，并且改变(移动)延迟时间确定电路43处的可变定时确定点t1到t5，以便与其确定结果相关联地将它们延迟一个周期(3个点)，该周期等于内部时钟ckb的周期的1.5倍。结果，如果初始的确定点t1保持为原样，则避免了取得DQSin的不确定电平的故障。通过类似于图3(A)的方式，检测到DQSin已经在确定点t1和t2之间从低电平变到高电平。即，虽然在图3(B)所示的例子中防止了确定DQSin的故障，但是延迟时间确定电路43进行的确定的结果被反映在延迟时间确定电路41处的确定时间(1.5周期)上，由此进行了同步操作。
在图4中示出用于说明根据本发明的存储接口电路3的操作的另一个例子的波形图。以类似于图2(A)的方式在图4(A)中示出延迟时间td1、以及td3和td2最小时的MCU 1和MB-DDR SDRAM 6的最佳/最佳组合的例子。另一方面，图4(B)示出其中MCU 1处的延迟时间td1和td3以及MB-DDR SDRAM 6处的延迟时间td2与图4(A)的最佳情况相比都为最差的组合的例子。在本例中，延迟时间确定电路41确定MCU 1处的td1和td3的延迟时间，并且改变(移动)延迟时间确定电路43处的可变定时确定点t1到t5，以便与其确定结果相关联地将它们延迟一个周期(2个点)，该周期等于内部时钟ckb的周期的1.0倍。结果，如果初始的确定点t1保持为原样，则避免了取得DQSin的不确定电平的故障。还检测到DQSin响应于延迟时间td2的增加，已经在确定点t3和t4之间从低电平变到高电平。即，虽然在图4(B)所示的例子中防止了确定DQSin的上述故障，延迟时间确定电路43进行的确定的结果被反映在延迟时间确定电路41处的确定结果(1.0周期)上，由此进行了同步操作。
在图5中示出根据本发明的半导体集成电路器件的另一个实施例的方框图。在本实施例中，虚拟输入/输出电路23不设有外部端子24。结果，测试脉冲RPin的延迟时间td1’+td3’不包含与外部端子和外部器件的输入电容对应的虚拟电容CD的信号延迟。因此，设置校正电路46。校正电路46执行校正信号延迟的操作。作为例子如图6所示，校正表用于延迟时间确定电路41的测量时间，或者对其进行运算操作以将校正值加到其上，由此疑似地形成延迟时间(td1+td3)。于是，允许保持电路46来保持延迟时间。本实施例在其他配置上与图1所示的实施例类似。根据本结构，可以省去外部端子和虚拟电容。
在图7中示出确定每个延迟时间的操作和根据其确定结果的同步控制信息的更新操作的程度、以及存储器存取操作的典型说明图。MB-DDR SDRAM 6需要以类似于正常动态RAM的方式为每个恒定的周期设置的存储器刷新，并且在除其之外的周期期间进行正常的存储器存取。在存储器存取周期中的读访问期间，延迟时间确定电路43进行选通信号DQS的延迟时间确定(DQS到达时刻确定)。可以在存储器刷新且不发生存储器存取期间或者在写访问且不发生读周期期间进行基于确定结果对保持在保持电路44中的值的更新(控制信息更新)、以及使用延迟时间确定电路41的内部延迟测量。
然而，考虑到在存储器刷新间隔期间绝不进行存储器读访问。在这种情况下，不能更新保持在保持电路44中的同步控制信息CNTsyc。为了避免使用保持在保持电路44中的过老的同步控制信息CNTsyc，当在存储器刷新间隔期间绝不进行存储器读访问时，正好在存储器刷新周期开始之前自动产生虚拟读访问周期。由此可以避免使同步CNYsyc过老。在MCU加电时执行内部延迟测量和虚拟读取，并且进行存储器刷新以清除内部状态。在这段时间内，进行内部延迟、对DQS确定时刻的确定以及控制信息更新。
在图8中，示出一幅流程图，其对利用图7所示的延迟时间确定电路41和43的定时调整操作控制进行了说明。使用加电复位之后的测试脉冲在步骤1中进行延迟时间确定电路41所做的内部延迟测量以及在步骤2中进行用于存储器读取时的DQS定时确定的窗口设置。在步骤3中，产生虚拟读取周期，并且执行延迟时间确定电路43所进行的确定操作。紧接着其执行之后，在步骤4中完成存储器刷新。接着，在步骤5中清除存储器读访问标志。在步骤6中进行内部延迟测量，并且在步骤7中进行用于存储器读取时的DQS定时确定的窗口设置。
在步骤8中，开始存储器存取周期，并且在步骤9中完成对存储器刷新请求的确定。如果不进行刷新请求，则在步骤10中完成对存储器读访问请求的确定。如果不进行存储器读请求，则用于定时调整操作控制的例程返回到步骤9。如果发现存在存储器读请求，则在步骤11中进行存储器读取。此时，进行存储器响应速度的测量。在步骤12中，设置存储器读取标志，并且参照上述，该例程返回到步骤9。
如果进行了存储器刷新请求，则在步骤17中结束存储器存取周期。在步骤18中，做出存储器读取标志决定，以确定在紧接的上一个存储器存取周期期间是否完成了存储器读取(即使只有一次)。如果发现没有完成存储器读取，则产生虚拟读取，并且在步骤19中进行存储器响应速度的测量。当进行了存储器读取并且结束了虚拟读取时，在步骤13中进行存储器刷新(同步机制定时设置)。在步骤14中，在同步机制定时设置之后清除存储器读取标志。在步骤15中，进行内部延迟测量。在步骤16中，完成存储器读取时的用于DQS定时确定的窗口设置。在存储器刷新之后，该例程前进到开始存储器存取周期的步骤8。
在本结构中，不执行时钟CK和提供给MB-DDR SDRAM 6的内部时钟之间的相位匹配。使用从MB-DDR SDRAM 6输出的数据选通信号DQS，测量延迟时间以及在其自身的输入/输出操作时的延迟时间。基于从其获得的信息，对从MB-DDR SDRAM 6取得的数据进行定时校正。
每当需要时或者在总线周期的不连续期间完成了数据选通信号DQS的每个延迟时间的测量，并且在存储器刷新周期等期间完成了将其信息反映在定时控制机制上。因此，与其中关于在数据读取时输出的数据选通信号的延迟时间的信息本身用于数据定时控制的情况相比，可以避免使延迟时间测量和反映其测量结果的时机变得关键。当在存储器刷新周期期间从不产生定义为用于定时测量的初始信息的数据读取周期时，一旦存储器刷新周期启动就进行检测，并且插入虚拟读取周期。
因此，由于通过已经考虑了其自己的输入/输出操作时的延迟时间的可变定时确定窗口(可变定时确定点)来测量用于将在内部被同步的数据选通信号的定时DQS本身，因此使用高可靠性信息可以使数据选通信号与内部时钟同步，该高可靠性信息避免了由于DQS的不确定电平而带来的误判。由于通过可变定时确定窗口来判断DQS信号，因此可以识别用于MB-DDR SDRAM 6的操作的定时，而不用关心诸如反映等问题。由于使用在实践中希望调节其定时的信号DQS来测量从MB-DDR SDRAM 6输出的数据选通信号DQS，因此引入了不必要的误差，并且不会出现诸如关键路径等问题。因此，可以使操作余量最大，并且可以容易地使操作稳定。此外，由于归因于使用在其输入/输出操作时的延迟时间而使定时测量变得更加准确，因此不需要为如通用DDR SDRAM的情况中那样不具有时钟同步电路的外部器件提供不必要的设计余量，并且可以实现更快的DDR接口。
在图9中示出确定每个延迟时间的操作和根据其确定结果的同步控制信息的更新操作的程度、以及存储器存取操作的另一个典型说明图。本实施例是图7所示的实施例的修改例。在本实施例中，为每次存储器刷新进行疏化(thinning)，而不进行内部延迟测量(延迟时间测量所做的DQS定时设置窗口定时决定)。即，以相对于多次存储器刷新只进行一次的比率来进行内部延迟测量(延迟时间测量所做的DQS定时设置窗口定时决定)。因此，在一旦发生其紧接的存储器刷新就进行内部延迟测量的情况下进行在存储器存取而不进行读取时的虚拟读取。
在图10中示出用于说明使用在本发明中采用的延迟时间确定电路41和43的定时调整操作控制的流程图。步骤1到19与图8所示的步骤类似。此外，在步骤7’中，在内部延迟测量的步骤6之后添加了清除内部延迟测量数量计数器的步骤。同样地，在步骤16’中，在测量内部延迟的步骤15之后添加了清除内部延迟测量数量计数器的步骤。在步骤18和19之后，在步骤20中确定内部延迟测量的数量是否已经超过了预定值。如果发现其已经超过了预定值，则用于定时调整操作控制的例程行进到存储器刷新的步骤13。如果发现其不超过预定值，则在步骤21中，进行存储器刷新(同步机制定时设置)。作为同步机制定时设置，在步骤22中进行存储器读取标志清除，在步骤23中进行内部延迟测量的数目+1，并且在步骤24中进行用于存储器读取时的DQS定时确定的窗口设置，并且该例程行进到步骤8，在其中开始存储器存取周期。
在图11中示出在本发明中采用的采样电路28的具体例子。例如用64个比特来表示数据DQ。输入给定为DQin[63:0]。该输入在90°相移信号DQS-90的上升沿DQS-r90和其下降沿DQS-f90被锁存在分立的触发器电路FFr和FFf中以实现对各个位的采样。DQS-f90是相移信号DQS-90的下降沿同步脉冲，而DQS-r90是相移信号DQS-90的上升沿同步脉冲。采样电路28的输出被输出作为在上升沿同步的数据DQsmp-r[63:0]和在下降沿同步的数据DQsmp-f[63:0]。
在图12中示出在本发明中采用的同步电路45的具体例子。同步电路45根据可变延迟FIFO中的同步控制信息CNTsyc使从采样电路28输出的数据DQsmp-r[63:0]和DQsmp-f[63:0]与内部时钟ckb同步。FFt1表示在ckb的正相时钟的上升沿进行锁存操作的触发器，FFt2表示在ckb的正相时钟的上升沿进行锁存操作的触发器，而FFb3表示分别在ckb的反相或者正相时钟的上升沿进行锁存操作的触发器。SEL1、SEL2和SEL3分别是选择器。选择器SEL2和SEL3根据从保持电路44输出的同步控制信息CNTsyc能够选择路径PAS1、PAS2和PAS3。选择器SEL1与上升/下降切换控制同步地交替选择所述输入。
例如根据cka的高和低电平来切换输入的选择。当根据延迟时间确定电路41和43确定的延迟时间，数据DQ的到达相对于内部时钟为最早时，选择路径PAS1，并且由此使选择器SEL2和SEL3的输出延迟ckb的一个周期并与内部时钟ckb同步。当使数据DQ的到达稍晚一些时，选择路径PAS2，并且使输出延迟ckb的1/2个周期。当使其到达更迟时，选择路径PAS3，并且在不通过不必要的延迟的情况下进行输出。在FFt1使选择器SEL2和SEL3的输出与ckb同步，并且将所述输出锁存在其中。由此，将DQsyc作为与ckb同步的数据输送到其相应的后一级。
在图13中示出对MB-DDR SDRAM进行写访问和读访问时数据DQ和数据选通信号DQS之间的关系。在写访问时，相对于数据DQ在相位上延迟90°来输出数据选通信号DQS。已经接收到该信号的MB-DDR SDRAM 6与数据选通信号DQS的边沿同步地采样数据DQ。在读访问时，MB-DDR SDRAM 6同时输出数据DQ和数据选通信号DQS。如上所述，接口电路3接收这些信号，并且根据相位延迟了90°的数据选通信号DQS-90来对数据DQ进行采样。
在图14中示出延迟时间确定电路43的一个例子。延迟时间确定电路43包括触发器型串联电路32，以及确定来自串联电路32的输出的每个延迟时间并且输出2比特同步控制信息CNTsyc的逻辑电路32。串联电路32具有由触发器FFa、FFb、FFc和FFd构成的四级串联电路，以及由触发器FFe、FFf、FFg和FFh构成的四级串联电路。触发器FFa和FFb中的每一个在ckb的负相时钟(ckb负相)的上升沿都进行锁存操作。触发器FFc到FFh中的每一个在正相时钟(ckb)的上升沿都进行锁存操作。
逻辑电路33输入FFc、FFd、FFf、FFg和FFh的输出，并且确定在哪一个时刻使取得的数据DQSin相对于ckb变为1。逻辑电路33将确定结果作为2比特同步控制信息CNTsyc输出到保持电路26。同样地，延迟时间确定电路41也确定在哪一个时刻使取得的数据RPin相对于ckb变为1。根据时钟ckb的周期和延迟时间td1+td3以及td2之间的关系来选择这些触发器的级数。
在图15中示出根据本发明的半导体集成电路器件的另一个实施例的方框图。在本实施例中，虚拟输入/输出电路23连接到设置在半导体衬底上的焊盘(PAD)24’。由于焊盘24’本身具有寄生电容Cp，在该图中，电容Cp疑似地连接到焊盘24’。这个电容Cp可以是包含形成在半导体衬底上的电容的电容。还考虑到焊盘24’的寄生电容和形成在半导体衬底上的电容与连接到外部的电容DC相比可以仅以小电容形成。在这种情况下，通过根据如图5的实施例中所述的这种校正值进行校正可以相对于延迟时间td1’+td3’形成延迟时间(td1+td3)。
在图19中示出根据本发明的半导体集成电路器件的另一个实施例的方框图。在本实施例中，省去了如图1、5和15所示的这种虚拟输入/输出电路23。相应地，也省去了脉冲控制电路40、延迟时间确定电路41和校正电路46、以及保持电路42。作为其替换方案，将上拉电路添加到用于数据选通信号DQS的输入/输出电路18。即，在外部端子22和源极电压之间以串联结构设置电阻器R1和P沟道MOSFET Q1。MOSFET Q1的栅极提供有由外部存储器控制器4形成的上拉控制信号DQSpu。在该图中还示出了在图1、5和15中省去了的用于输出地址ADD、命令COM等的输出电路50，以及其外部端子51。
在图20中示出一个波形图，其说明了图19的存储器接口电路3的操作的一个例子。在加电之后紧接着提供训练(training)周期。外部存储控制器4在上拉控制信号DQSpu进入训练周期时使其为低电平。由此，使MOSFET Q1进入导通状态，以将外部端子22上拉到高电平。即，通过所述上拉使信号DQS从处于高阻抗HiZ的不确定电平固定为高电平。在训练周期期间执行虚拟读取。当结束了训练周期并且达到正常周期时，上拉控制信号DQSpu返回到高电平。由此，当MCU不执行输出操作或者MB-DDR SDRAM不执行输出操作时，在外部端子22，信号DQS在正常周期期间变成处于高阻抗HiZ的不确定电平。当在正常周期期间完成将数据从MCU写入到MB-DDRSDRAM时，使输入/输出电路18的输出电路进入操作状态，从而输出用于写操作的数据选通信号DQS。当反过来进行从MB-DDRSDRAM到MCU的数据读取时，从MB-DDR SDRAM发送的数据选通信号DQS被输入到输入/输出电路18的输入电路。
除了在加电之后立即提供训练周期之外，在如图7和9所示的这种存储器刷新之前插入的虚拟读取时执行该训练周期，或者在MCU在如睡眠模式或者待机模式的低功耗模式结束之后开始信号处理操作并且进行存储器存取之前提供该训练周期。或者，当如上所述的MCU或MB-DDR SDRAM处的操作条件(源极电压或者温度)极大地该变或者存储器误差经常发生时，可以提供该训练周期。由此，可以根据需要考虑到存储器存取操作来设置该训练周期。
在图21中示出用于说明图19的存储器接口电路3的训练操作的一个例子的波形图。在图19中，td1表示从在时刻上以类似于上述的方式匹配的时钟CKBout和Ckout的交叉点中的每一个的端点经由输出电路15和16中的每一个到MB-DDR SDRAM 6的CK端子10和11中的每一个的延迟时间。端子10和11处的时钟CK和/CK的交叉点中的每一个变成用于数据选通信号DQS和数据DQ中的每一个的参考时刻。MB-DDR SDRAM 6在用于数据选通信号DQS的输出级中不包含DLL电路，并且将其配置成以相对于端子10和11处的时钟CK和/CK的延迟时间td2进行输出。延迟时间td3表示从DQS端子22经由输入电路18到延迟时间确定电路43和移相电路27的延迟时间。
在图21(A)中示出在延迟时间td1和td3、以及td2最小时的MCU和MB-DDR SDRAM的最佳/最佳组合的例子。在图21(B)中示出其中MCU处的延迟时间td1和td3最差而MB-DDR SDRAM处的延迟时间td2最佳的最差/最佳组合的例子。由于在本实施例中如上所述在训练周期期间将信号DQS上拉，并且使其在电平上为高，因此信号DQS的上述不确定电平不存在。因此，不需要改变确定点以便避免该不确定电平。由此，确定点的数量不限于如上所述。
在图21(A)的例子中，检测到DQSin在确定点t2和t3之间已经从低电平变到高电平。另一方面，可以检测在图21(B)中，在最坏的情况下延迟MCU处的延迟时间td1和td3，并且DQSin在确定点t6和t7之间已经从低电平变到高电平。此外，如果采取延迟时间td1和td3以及td2最大时的MCU和MB-DDR SDRAM的最差/最差组合，则仅在延迟时间td2的最差情况下延迟确定点，例如，确定点仅仅如t7和t8或者t8和t9的情况那样被延迟。即使在最坏的情况下延迟td1和td3，由于上拉操作，也使即使在确定点t1和t2也将DQSin识别为高电平(H)。由此可以避免如上所述在图18中的确定点t1处确定为不确定的电平。
在本实施例中，为双向数据选通信号添加能够简单且选择性地导通或者截止的上拉电路，其中在MCU的端子22和MB-DDR SDRAM中的与其对应的端子13之间存在高阻抗周期。于是，仅在诸如初始化时的训练周期期间才使其上拉功能启用。此外，使用确定点与其固定的简单时钟同步高电平/低电平确定电路等找出了从低电平到高电平的变换点，由此使得可以确定数据选通信号的到达时刻。
即使在连接其中时钟频率高且控制器自身的输入/输出元件的延迟值的变化量变得相对变大的DDR1-SDRAM或DDR2-SDRAM等时，即使除定时变化大的诸如上述移动DDR SDRAM的存储器之外，为其中高阻抗周期不能正确地确定高电平/低电平的数据选通信号添加能够选择性地导通/截止的上拉功能，并且仅在诸如初始化时的训练周期期间才启用上拉功能。因此根据数据选通信号的高阻抗周期可以完全地避免错误识别。
由此，在存储器中不设置DLL或类似电路时，图19的实施例适合于延迟时间td2的大变化。除了上述之外，即使当尽管内置了DLL并且延迟时间td2相对较小而且相对稳定但是由于时钟ckb等的频率增加而使MCU侧上的延迟时间td1+td3的上述波动宽度变得相对大时，由于添加了简单的上拉电路并且设置了训练周期，因此也可以解决这种问题。
如上所述其中不设置DLL的移动DDR SDRAM能够减少DLL电路的相对较大的电流消耗。由此，其导致了适合于如在蜂窝电路设备等的情况中的电池驱动的存储器的移动DDR SDRAM。当将多个存储器芯片安装到一个封装体上以构造具有大存储容量的存储器时，由于电流消耗而引起的热量产生将变成一个大问题。有利的是通过注意到不具有上述DLL的移动DDR SDRAM的电流消耗小的特征将所述多个存储器芯片安装到一个封装体上以将其组装成层叠的结构并且构造图像存储器等。在这种情况下，由于延迟时间的变化而在快速存取时出现问题。然而，通过使用根据本发明的接口电路作为存储器控制器的接口电路可以解决这种问题。
尽管已经在优选实施例的基础上对本发明人所做出的上述发明进行了具体说明，但是本发明不限于上述实施例。在不脱离其主旨的范围内可以做出各种改变。例如，作为用于产生测试脉冲的脉冲控制电路40、延迟时间确定电路41和43、同步电路45、采样电路28、以及90°移相电路27的具体结构，可以采用各种实施例。例如，同步电路45可以是满足以下条件的任何一种同步电路利用图2到4中的每一个所示的PRout的定时作为参考、从延迟时间确定电路41和43的确定结果中找出了紧接着上述DQSin已经从低电平变为高电平之后的ckb的上升点由此取得DQsmp。至于90°移相电路27的具体结构，可以原样使用专利文献1中所述的电路。
可以使用下拉电路作为对图19所示的上拉电路的替换方案。此时，电阻器R1可以由多晶硅电阻器、扩散电阻器或MOSFET构成。MOSFET Q1可以是其中通过减小其尺寸等而使其导通电阻值用作电阻器R1的MOSFET，并且使其具有电阻和开关这两种功能。
除了图1和5所示的CPU和外部存储器控制器等之外，根据需要在微控制器MCU中还设置如ROM或RAM的存储器、高速缓冲存储器、诸如乘法/除法运算电路等的运算单元等。外部器件可以是其中与从MCU发送的时钟和与其对应形成的DQS的两边沿同步地将数据DQ发送回MCU的外部器件。
权利要求
1.一种半导体集成电路器件，包括接口电路；数据处理器；以及时钟发生器，其中该时钟发生器产生内部时钟和外部时钟，其中该接口电路包括第一输出电路，其将该外部时钟提供给外部器件；第一输入电路，其输入在该外部器件处对应于该外部时钟形成的数据选通信号；第二输入电路，其输入在该外部器件处与该数据选通信号的变化时刻同步形成的数据；虚拟输入/输出电路，其中将信号延迟时间分别同等地设置到所述第一输出电路以及所述第一和第二输入电路中的任何一个；脉冲控制电路，其将测试时钟提供给所述虚拟输入/输出电路；第一延迟时间确定电路，其响应于通过所述虚拟输入/输出电路发送的所述测试时钟来确定信号延迟时间；第二延迟时间确定电路，其响应于经由所述第一输入电路输入的数据选通信号来确定相对于预定确定区域中的所述内部时钟的到达延迟时间；采样电路，其根据通过将经由所述第一输入电路输入的所述数据选通信号的相位移动90°获得的定时信号来对经由所述第二输入电路输入的数据进行采样；以及同步电路，其根据所述第二延迟时间确定电路的确定结果使所采样的数据与所述内部时钟同步，并且其中所述第二延迟时间确定电路的所述确定区域根据所述第一延迟时间确定电路的确定结果而随时间改变。
2.根据权利要求1所述的半导体集成电路器件，其中所述接口电路还包括第二输出电路和第三输出电路，其中所述第二输出电路的输出端子连接到所述第一输入电路的输入端子，而所述第三输出电路的输出端子连接到所述第二输入电路的输入端子，其中所述第二输出电路将数据选通信号提供给所述外部器件，并且其中所述第三输出电路与通过所述第二输出电路输出的数据选通信号的变化时刻同步地将数据提供给所述外部器件。
3.根据权利要求2所述的半导体集成电路器件，其中构成所述虚拟输入/输出电路的输出电路的输出端子以及其输入电路的输入端子连接到外部端子。
4.根据权利要求2所述的半导体集成电路器件，还包括接收所述第一延迟时间确定电路的输出信号的校正电路，其中所述第一延迟时间确定电路的所述确定输出通过所述校正电路与对应于所述第一输出电路以及所述第一和第二输入电路中的任何一个的所述信号延迟时间相匹配。
5.根据权利要求3所述的半导体集成电路器件，其中所述外部器件是不具有时钟同步电路的移动DDR SDRAM。
6.根据权利要求5所述的半导体集成电路器件，还包括对应于所述接口电路而设置的、并且对所述移动DDR SDRAM进行存取控制的存储控制器。
7.根据权利要求6所述的半导体集成电路器件，其中当在所述移动DDR SDRAM的预定刷新间隔期间不存在读周期时，所述存储控制器产生用于进行所述第二延迟时间确定电路的确定操作的虚拟读周期。
8.根据权利要求7所述的半导体集成电路器件，其中所述存储控制器响应于加电复位产生用于进行所述第二延迟时间确定电路的确定操作的虚拟读周期。
9.根据权利要求8所述的半导体集成电路器件，其中在所述移动DDR SDRAM的刷新周期中进行所述第一延迟时间确定电路的确定操作。
10.根据权利要求9所述的半导体集成电路器件，其中每隔多个刷新周期进行所述第一延迟时间确定电路的确定操作。
11.一种半导体集成电路器件，包括接口电路；数据处理器；以及时钟发生器，其中该时钟发生器产生内部时钟和外部时钟，其中该接口电路包括第一输出电路，其将该外部时钟提供给外部器件；第一输入电路，其输入在该外部器件处对应于该外部时钟形成的数据选通信号；第二输入电路，其输入在该外部器件处与该数据选通信号的变化时刻同步形成的数据；第三输入/输出电路，其连接到第一电容单元；脉冲控制电路，其能够将脉冲信号输出到所述第三输入/输出电路；第一延迟时间确定电路，其响应于通过所述第三输入/输出电路发送的所述脉冲信号来确定信号延迟时间；第二延迟时间确定电路，其响应于经由所述第一输入电路输入的所述数据选通信号来确定相对于预定确定区域中的所述内部时钟的到达延迟时间；采样电路，其根据通过将经由所述第一输入电路输入的所述数据选通信号的相位移动90°获得的定时信号来对经由所述第二输入电路输入的数据进行采样；以及同步电路，其根据所述第二延迟时间确定电路的确定结果使所采样的数据与所述内部时钟同步，并且其中所述第二延迟时间确定电路的所述确定区域根据所述第一延迟时间确定电路的确定结果而随时间改变。
12.根据权利要求11所述的半导体集成电路器件，其中所述接口电路还包括第二输出电路和第三输出电路，其中所述第二输出电路的输出端子连接到所述第一输入电路的输入端子，而所述第三输出电路的输出端子连接到所述第二输入电路的输入端子，其中所述第二输出电路将数据选通信号提供给所述外部器件，并且其中所述第三输出电路与通过所述第二输出电路输出的所述数据选通信号的变化时刻同步地将数据提供给所述外部器件。
13.根据权利要求12所述的半导体集成电路器件，其中所述第三输入/输出电路具有输出电路和输入电路，并且其中所述输出电路的输出端子与所述第一电容单元和所述输入电路的输入端子并联连接。
14.根据权利要求13所述的半导体集成电路器件，其中所述第一电容单元是与所述输出电路的所述输出端子连接并且形成在半导体衬底上的PAD端子。
15.根据权利要求12所述的半导体集成电路器件，还包括接收所述第一延迟时间确定电路的输出信号的校正电路，其中所述第一延迟时间确定电路的所述确定输出通过所述校正电路与对应于所述第一输出电路以及所述第一和第二输入电路中的任何一个的所述信号延迟时间相匹配。
16.根据权利要求13所述的半导体集成电路器件，其中所述外部器件是不具有时钟同步电路的移动DDR SDRAM。
17.根据权利要求16所述的半导体集成电路器件，还包括对应于所述接口电路而设置的、并且对所述移动DDR SDRAM进行存取控制的存储控制器。
18.根据权利要求17所述的半导体集成电路器件，其中当在所述移动DDR SDRAM的预定刷新间隔期间不存在读周期时，所述存储控制器产生用于进行所述第二延迟时间确定电路的确定操作的虚拟读周期。
19.根据权利要求18所述的半导体集成电路器件，其中所述存储控制器响应于加电复位产生用于进行所述第二延迟时间确定电路的确定操作的虚拟读周期。
20.根据权利要求19所述的半导体集成电路器件，其中在所述移动DDR SDRAM的刷新周期中进行所述第一延迟时间确定电路的确定操作。
21.根据权利要求20所述的半导体集成电路器件，其中每隔多个刷新周期进行所述第一延迟时间确定电路的确定操作。
22.一种半导体集成电路器件，包括接口电路；数据处理器；以及时钟发生器，其中该时钟发生器产生内部时钟和外部时钟，其中该接口电路包括第一输出电路，其通过第一外部端子将该外部时钟提供给外部器件；第二输出电路，其通过第二外部端子将由所述数据处理器形成的控制信号提供到所述外部器件；第三输出电路，其通过第三外部端子将对应于所述外部时钟的第一数据选通信号提供到所述外部器件；第四输出电路，其通过第四外部端子将与所述第一数据选通信号的变化时刻同步的数据提供到所述外部器件；第一输入电路，其通过所述第三外部端子输入在该外部器件处对应于该外部时钟的第二数据选通信号；第二输入电路，其通过所述第四外部端子输入在该外部器件处与该第二数据选通信号的变化时刻同步的数据；延迟时间确定电路，其响应于通过所述第一输入电路输入的所述第二数据选通信号来确定相对于内部时钟的到达延迟时间；采样电路，其根据通过将经由所述第一输入电路输入的所述第二数据选通信号的相位移动90°获得的定时信号来对经由所述第二输入电路输入的数据进行采样；以及同步电路，其根据该延迟时间确定电路的确定结果使所采样的数据与所述内部时钟同步，其中所述第三输出电路和所述第四输出电路中的每一个都包括三态输出电路，其在输出控制信号为一种电平时执行输出操作，而在该输出控制信号为另一种电平时使其处于输出高阻抗状态，并且其中所述第三输出电路设置有一个电路，其在由于该输出控制信号而使该电路处于输出高阻抗状态时根据预定信号将所述第三输出外部端子设为对应于高电平或低电平的固定电平，并且在这个时间段内执行所述延迟时间确定电路所的确定操作。
23.根据权利要求22所述的半导体集成电路器件，其中所述外部器件是不具有时钟同步电路的DDR SDRAM。
24.根据权利要求23所述的半导体集成电路器件，还包括对应于所述接口电路而设置的、并且对不具有时钟同步电路的所述DDRSDRAM进行存取控制的存储控制器。
25.根据权利要求24所述的半导体集成电路器件，其中所述存储控制器执行用于响应于加电复位产生所述预定信号并且进行所述延迟时间确定电路的确定操作的虚拟读周期。
26.根据权利要求25所述的半导体集成电路器件，其中在指示不设有所述时钟同步电路的DDR SDRAM的刷新周期时所述存储控制器产生所述预定信号，由此执行所述延迟时间确定电路的确定操作。
27.根据权利要求26所述的半导体集成电路器件，其中每隔多个刷新周期进行所述延迟时间确定电路的确定操作。
全文摘要
本发明提供了设置有实现加速的接口电路的半导体集成电路器件。第一输入电路向其中输入数据选通信号，并且第二输入电路向其中输入与该数据选通信号的变化时刻同步形成的数据。第二延迟时间确定电路响应于经由所述第一输入电路输入的数据选通信号来确定相对于预定确定区域中的内部时钟的到达延迟时间。使利用该数据选通信号进行采样并且通过第二输入电路输入的数据与内部时钟同步。设置第一延迟时间确定电路，其根据经由相等地设置为第一输出电路以及第一和第二输入电路的信号延迟时间的虚拟输入/输出电路发送的测试时钟来确定每个信号延迟时间。确定区域根据第一延迟时间确定电路的确定结果而随时间改变。
文档编号G11C7/10GK1933015SQ20061015151
公开日2007年3月21日 申请日期2006年9月12日 优先权日2005年9月13日
发明者松井重纯 申请人:株式会社瑞萨科技