具有阶梯状边缘终端的半导体器件，以及用于制造半导体器件的方法

具有阶梯状边缘终端的半导体器件，以及用于制造半导体器件的方法
【专利摘要】本发明涉及具有阶梯状边缘终端的半导体器件，以及用于制造半导体器件的方法。半导体本体具有第一侧面、第二侧面、横向边缘、有效区域、有效区域和横向边缘之间的边缘终端、以及第一导电类型的漂移区。边缘终端包括在第一侧面和横向边缘之间的在半导体本体中形成的阶梯。阶梯包括延伸直到第一侧面的横向表面和延伸直到横向边缘的底面。第二导电类型的第一掺杂区带沿着阶梯的横向表面被形成在半导体本体中，并形成具有漂移区的pn结。第一导电类型的第二掺杂区带至少沿着阶梯的底面的一部分被形成在半导体本体中，并延伸直到横向边缘，其中第二掺杂区带与漂移区接触。
【专利说明】具有阶梯状边缘终端的半导体器件，以及用于制造半导体器件的方法
【技术领域】
[0001]本文所描述的实施例涉及在沟槽底部处具有带有沟道停止器的边缘终端的半导体器件，以及用于制造这种半导体器件的方法。
【背景技术】
[0002]高压器件在管芯边缘处需要可靠的边缘终端以确保器件能够可靠地阻断高电压。边缘终端将会减轻有效区域和切口或锯缘之间的电场强度，且将会防止锯缘处任何过多的场增加。通常情况下，边缘终端适于塑造电场，使得电位线朝着器件表面转向，而没有电位线的任何强烈的弯曲或拥挤，以便防止在半导体衬底中的雪崩生成或钝化层中的电介质击穿。边缘终端结构中的关键拓扑区域是可能生成高达若干MV/cm的峰值场强的阶梯和边缘。
[0003]平面边缘终端是用以减少电场强度的常用技术，其采用置于器件顶表面上的场板或变化的横向掺杂来适应半导体器件表面处的电场强度。平面边缘终端所需的空间是高的，以防止用于雪崩击穿的临界值之上的电场强度的任何局部增加。为了保持电位线的曲率足够小，器件的边缘终端区带需要约200-250 μ m的横向宽度，其能够用于阻断600V。对于6.5kV的阻断电压，所需的横向宽度增加至约2000微米。
[0004]另一方法使用所谓的台式边缘终端，其中电场强度减轻至少部分地发生在器件的垂直深度内，以减少所需的横向空间。台式边缘终端区带可包括沟槽或斜切pn结。需要原始技术，诸如激光加工、精研、研磨或喷砂来产生所期望形状的边缘终端区带，这些技术通常不适合于晶片大量生产。
[0005]鉴于上文，存在对于改善的需要。

【发明内容】

[0006]根据一个实施例，一种半导体器件包括半导体本体，该半导体本体具有第一侧面、第二侧面、在横向方向上对半导体本体进行划界的横向边缘、有效区域、以及置于有效区域和横向边缘之间的边缘终端。第一导电类型的漂移区被形成在半导体本体中。边缘终端包括半导体本体的第一侧面和横向边缘之间的在半导体本体中形成的阶梯。阶梯包括延伸直到半导体本体的第一侧面的横向表面和延伸直到半导体本体的横向边缘的底面。第二导电类型的第一掺杂区带沿着阶梯的横向表面被形成在半导体本体中，并形成具有漂移区的PU结。第一导电类型的第二掺杂区带至少沿着阶梯的底面的一部分被形成在半导体本体中，并延伸直到半导体本体的横向边缘，其中第二掺杂区带与漂移区接触。
[0007]根据一个实施例，一种半导体器件包括半导体本体，该半导体本体具有第一侧面、第二侧面、在横向方向上对半导体本体进行划界的横向边缘、有效区域、以及置于有效区域和横向边缘之间的边缘终端。第一导电类型的漂移区被形成在半导体本体中。边缘终端包括半导体本体的第一侧面和横向边缘之间的在半导体本体中形成的阶梯。阶梯包括延伸直到半导体本体的第一侧面的横向表面和延伸直到半导体本体的横向边缘的底面。第二导电类型的第一掺杂区带在阶梯的横向表面处被形成在半导体本体中，并形成具有漂移区的PU结。第一导电类型的第二掺杂区带沿着阶梯的底面的一部分被形成在半导体本体中，并延伸直到半导体本体的横向边缘，其中第二掺杂区带与漂移区接触。第二导电类型的第三掺杂区带在阶梯的底面处被形成在半导体本体中，并延伸直到阶梯的横向表面，其中第三掺杂区带形成具有漂移区的pn结并邻接第一掺杂区带。第三掺杂区带具有比第一掺杂区带的掺杂浓度更高的掺杂浓度。绝缘材料填充该阶梯，覆盖第一、第二和第三掺杂区带，并延伸直到半导体本体的横向边缘。
[0008]根据一个实施例，一种用于制造半导体器件的方法包括提供半导体衬底，该半导体衬底具有第一侧面、第二侧面、集成到半导体衬底中的多个横向间隔的半导体器件、以及第一导电类型的漂移区；在半导体衬底的第一侧面处形成横向相邻的半导体器件之间的在半导体衬底中的沟槽，每个沟槽包括两个侧壁和一个底部；至少沿着沟槽的侧壁在半导体衬底中形成第二导电类型的第一掺杂区带，其中第一掺杂区带形成具有漂移区的pn结；至少沿着沟槽的底面的一部分在半导体衬底中形成第一导电类型的第二掺杂区带，其中第二掺杂区带邻接漂移区；以及在沟槽中沿着第二掺杂区带切割半导体衬底以分离半导体器件。
[0009]在阅读下面的详细描述并查看附图时，本领域技术人员将认识到附加的特征和优点。
【专利附图】

【附图说明】
[0010]附图中的部件不一定是按比例的，而是将重点放在图示本发明的原理上。此外，在图中，相同的参考数字指定对应的部分。在附图中:
图1图示了根据一个实施例的在沟槽底部处具有带有沟道停止器的边缘终端的半导体器件的电位线的分布；
图2图示了根据一个实施例的在沟槽底部处具有带有沟道停止器的边缘终端的半导体器件的电位线的分布，该沟道停止器具有横向变化的掺杂浓度；
图3图示了根据一个实施例的在沟槽底部处具有带有沟道停止器的边缘终端的半导体器件的电位线的分布，该沟道停止器具有横向变化的掺杂浓度；
图4图示了根据一个实施例的在沟槽底部处具有带有沟道停止器的边缘终端的半导体器件的电位线的分布；
图5至11图示了根据一个实施例的用于制造在沟槽底部处具有带有沟道停止器的边缘终端的半导体器件的过程的顺序；
图12图示了根据一个实施例的在在沟槽底部处具有带有沟道停止器的边缘终端的双%5功率器件；
图13图示了根据一个实施例的在沟槽底部处具有带有沟道停止器的边缘终端的三端功率器件；
图14图示了具有公知边缘终端的半导体器件的电位线的分布。
【具体实施方式】[0011]在下面的详细描述中，对形成其一部分的附图做出参考，并在附图中，通过图示的方式示出了其中可实践本发明的具体实施例。在这方面，方向性术语，例如“顶部”、“底部”、“前”、“后”、“前列的”、“拖后的”等，参照所描述的一个或多个图中的取向被使用。由于实施例的部件可以在多个不同的取向上被定位，方向性术语是出于图示的目的而决不是以限制性方式而被使用的。要理解的是，可以利用其他实施例，且在不脱离本发明的范围的情况下，可做出结构或逻辑改变。因此，下面的详细描述不以限制意义来进行，并且本发明的范围由所附权利要求所限定。所描述的实施例中使用特定的语言，这不应该被解释为限制所附权利要求的范围。
[0012]如本说明书中所使用的术语“横向”旨在描述与半导体衬底的主表面平行的取向。
[0013]如本说明书中所使用的术语“纵向”旨在描述与半导体衬底的主表面垂直布置的取向。
[0014]在本说明书中，半导体衬底或本体的第二表面被认为由下部或背侧的表面所形成，以及第一表面被认为由半导体衬底或本体的上部、前部或主表面所形成。如本说明书中所使用术语“上方”和“下方”因此描述了考虑该取向的一个结构特征对另一个结构特征的相对位置。
[0015]当提及半导体器件时，意味着至少双端器件，一个例子是二极管。半导体器件还可以是三端器件，仅举几例，例如场效应晶体管(FET)、绝缘栅双极性晶体管(IGBT)、结型场效应晶体管(JFET)和晶闸管。半导体器件还可包括三个以上的端子。根据一个实施例，半导体器件为功率器件。集成电路包括多个集成器件。
[0016]参照图1，描述了半导体器件IOOa的第一实施例。半导体器件IOOa包括例如S1、SiC, GaN或GaAs的半导体材料的半导体本体110。半导体器件IlOa通常是垂直半导体器件。此外，半导体器件IlOa的半导体本体110通常是薄材料。
[0017]半导体本体110包括第一侧面111、与第一侧面111相对的第二侧面112、在横向方向上对半导体本体110进行划界的横向边缘113、有效区域101、以及置于有效区域101和横向边缘113之间的边缘终端103。根据下面将进一步描述的一个实施例，边缘终端103横向地完全包围有效区域101，并被置于器件IOOa的外围区域中。
[0018]在半导体本体110的第一侧面111处形成第二导电类型的第一掺杂区121。在半导体本体110中形成第一导电类型的第二掺杂区122。在这里第一导电类型是η型，且第二导电类型为P型。本领域技术人员将理解，第一导电类型也可以是P型，而第二导电类型可以是η型。
[0019]根据一个实施例，第一掺杂区121形成功率二极管的阳极区，而第二掺杂区122形成功率二极管的漂移区。根据另一个实施例，第一掺杂区121形成功率FET或IGBT的本体区，而第二掺杂区122形成功率FET或IGBT的漂移区。下文中，对功率二极管进行参考。然而，同样适用于功率FET，例如SIPMOS-晶体管、DMOS-晶体管和具有补偿区域的晶体管(所谓的C00LM0S)、以及IGBT。在那些器件中，第一和第二掺杂区121、122形成相应器件的主pn结。该主pn结大体上平行于第一侧面111，即其平行于第一侧面111行进，并被置于有效区域101中。边缘终端103被布置为与有效区域101横向相邻。第二掺杂区122在下文中被称作漂移区。
[0020]在这里，第一掺杂区121形成功率二极管的重度P掺杂阳极区。在半导体本体110的第二侧面112处形成第一导电类型的第三掺杂区123。第三掺杂区123与漂移区122具有相同掺杂类型，通常具有比漂移区122更高的掺杂浓度，并形成功率二极管的阴极区。
[0021]边缘终端103包括半导体本体110的第一侧面111和横向边缘113之间的在半导体本体Iio中形成的阶梯130。更具体地，此实施例中沿着横向边缘113遇到半导体本体110的第一侧面111的区域形成阶梯130。
[0022]阶梯130包括延伸直到半导体本体110的第一侧面111的横向表面135，和延伸直到半导体本体的横向边缘113的底面136。第二导电类型的第一掺杂区带131沿着阶梯130的横向表面135被形成在半导体本体110中，并形成具有漂移区122的pn结。第一导电类型的第二掺杂区带132至少沿着阶梯130的底面136的一部分被形成在半导体本体110中，并延伸直到半导体本体110的横向边缘113。第二掺杂区带132与漂移区122相接触。
[0023]第二导电类型的第三掺杂区带133沿着阶梯130的底面136的一部分被形成在半导体本体Iio中，并延伸直到阶梯130的横向表面135。第三掺杂区带133形成具有漂移区121的pn结，并邻接第一掺杂区带131。
[0024]此实施例中第一掺杂区121延伸直到且邻接第一掺杂区带131，使得漂移区122不暴露在半导体本体Iio的第一侧面111处。另外的pn结被形成在第一掺杂区带131和漂移区122之间，并基本垂直地延伸且平行于阶梯130的横向表面135。该另外的pn结比漂移区122和第一掺杂区121之间的主pn结更深地延伸到半导体本体110中，其是边缘终端103的一部分。阶梯130的底部处，该另外的pn结变成第三掺杂区133和漂移区122之间的水平pn结。因此，阶梯130的横向表面135和底面136之间的转角被该另外的pn结所包围。
[0025]第三掺杂区带133可具有高于第一掺杂区带131的掺杂浓度的掺杂浓度。
[0026]绝缘材料137填充该阶梯130，并横向延伸直到半导体本体110的横向边缘113。此外，绝缘材料137垂直延伸直到半导体本体110的第一侧面111。
[0027]如图1中所图示的边缘终端103是具有部分垂直pn结的部分垂直边缘终端。从第二侧面112布置阶梯130的底面136，且不到达第三掺杂区123。漂移区121在第一掺杂区121和第三掺杂区域123之间具有给定的垂直延伸。阶梯130从半导体本体110的第一侧面111垂直延伸到漂移区121的垂直延伸的大约一半的深度。
[0028]根据一个实施例，第一掺杂区121与置于半导体本体110的第一侧面111上的第一金属喷镀141相欧姆接触。在本实施例中，第一金属喷镀141形成功率二极管的阳电极。第三掺杂区123与置于半导体本体110的第二侧面112上的第二金属喷镀142相欧姆接触。在本实施例中，第二金属喷镀142形成功率二极管的阴电极。
[0029]如图1中所图示的，电位在垂直方向上被边缘终端103所部分转向，而不使电场完全转向。基于下面给出的参数模拟电位线的路线。然而，本发明并不限于这些参数。
[0030]如图1中所图示的功率二极管已被设计用于1200V的额定阻断电压。半导体本体110的半导体材料为η掺杂Si，其具有约53 Q*cm的比电阻和约125 μ m的垂直厚度。第一掺杂区121形成功率二极管的重度P掺杂阳极区，并在第一侧面111 (半导体本体110的上表面)处具有约l*1017cm_3的掺杂浓度。第一掺杂区121垂直延伸到半导体本体110中约6 μ m，使得阳极区121和漂移区122之间的主pn结与第一侧面111间隔开约6 μ m。[0031]第三掺杂区123形成功率二极管的重度η掺杂发射极区，并在半导体本体110的第二侧面112 (半导体本体110的下表面)处具有约3.5.1015cm_3的掺杂浓度,且从半导体本体110的第二侧面112延伸到半导体本体110中约2μπι。可选的η掺杂场阑区125被置于发射极区123和漂移区122之间。场阑区125具有来自半导体本体110的第二侧面112的达到约15 μ m深度的垂直延伸，和约1.S-1O1W3的峰值掺杂浓度。
[0032]阶梯130的侧壁表面135处的第一掺杂区带131是使用约2.5.IO11CnT2的掺杂剂量所形成的，而对于阶梯130的底面136处的第三掺杂区带133的形成，使用约5*10nCm_2的掺杂剂量。因此，第三掺杂区带133具有是第一掺杂区带131的掺杂浓度两倍的掺杂浓度。阶梯130的底面136处的第二掺杂区带132是使用约l*1015cm_2的掺杂剂量所形成的，即第二掺杂区带132的掺杂浓度分别地显著高于第一掺杂区带131和第三掺杂区带133的掺杂浓度。这里第二掺杂区带132形成所谓的沟道停止器，并且具有沿着底面136的来自横向边缘113的约30μπι的横向延伸。如由图1中的线条所指示的，这确保了阳极区133处的电位线被可靠地弯曲回到半导体本体110中。
[0033]用于第二掺杂区带132的掺杂剂量应高于半导体本体110的半导体材料的击穿电荷。Si的情况下，击穿电荷约为1.6*1012cm_2，因此，前述的用于第二掺杂区带132的掺杂电荷比Si击穿电荷显著更高。
[0034]第二掺杂区带132可在垂直方向上从底面136延伸到半导体本体110中，达到约
0.1 μ m到约5 μ m之间的深度，这取决于半导体器件IOOa的热预算。尤其是当使用快速退火过程，诸如LTA (激光热退火)或RTA (快速热退火)时，第二掺杂区带132可被形成为浅掺杂区带。
[0035]绝缘材料137具有约2至约8的相对介电常数ε。图1的实施例中，绝缘材料137具有约3.9的相对介电常数ε，其是一个典型值。
[0036]如可从图1中所收集的，电位线被向上转向，并被垂直地或横向地引导穿过绝缘材料137。在任何情况下，电位线通过阶梯130 “离开”半导体本体110，使得阶梯130下方的半导体材料在外边缘处基本保持无场(field-free)。
[0037]具有如图1中所图示结构以及具有前述参数的功率二极管具有约1614V的实际阻断电压，这大约对应于所使用半导体材料的体击穿电压的90%。这对于许多应用是足够的。
[0038]如本文所述的边缘终端103与使用从横向边缘布置的沟槽的传统边缘终端的不同之处在于阶梯130被形成在横向边缘113处并延伸直到横向边缘113。如本文所述的由边缘终端103所呈现的间隔显著小于用于具有从横向边缘布置的沟槽的传统器件的间隔。在本实施例中，所需间隔仅为约90 μ m到约95 μ m。该间隔主要由阶梯130呈现，该阶梯130具有从横向边缘113到半导体本体110中的约90 μ m到约95 μ m的横向延伸。
[0039]为了比较，具有沟槽的传统边缘终端将需要约130μπι的间隔，其中60μπι用于沟槽的横向宽度，以及约70 μ m用于沟槽和横向边缘之间的间隔。
[0040]此外，起到沟道停止器作用的第二掺杂区带132被集成到阶梯130的底面136中，不同于传统边缘终端，其在沟槽和横向边缘之间在器件的上侧面处具有沟道停止器。
[0041]为了比较，以US2012/0104537A1的图5为基础的图14中图示了具有传统边缘终端4的半导体器件。半导体器件IOOa包括具有导电类型相反的掺杂区11和12的半导体材料10，使得pn结31被形成。置于半导体器件IOOa的内区3外侧的传统边缘终端4包括沟槽22，该沟槽22被形成在半导体材料10中，并与这里置于右侧处的边缘横向间隔。该沟槽22被填充有介电材料。掺杂区24、25、26被形成在沟槽22的侧壁和底部处，且具有与掺杂区11的导电类型互补的导电类型。在半导体材料10的上表面处形成沟道停止器27。
[0042]如可从图14中收集的，电位线向上弯曲。此外,靠近半导体材料10的下侧的电位线向后强烈弯曲。为了确保这些电位线与半导体材料10的右边缘充分间隔开，并且确保在反向模式期间形成的耗尽区不会远达右边缘，沟槽22和右边缘之间的间隔必须足够大。这增加了传统边缘终端4的横向宽度。
[0043]与此相反，可以通过在横向边缘113处形成阶梯130来降低边缘终端103的横向宽度，使得电位线在阶梯130的底面136上方在其横向侧面处部分地离开半导体器件100a。如可通过比较图1和图14看出的，这还可以减轻对于电位线的弯曲约束。图1中，电位线在阶梯130下方的区域中相比图14中沟槽22下方的区域中被更少弯曲。
[0044]阶梯130的底面136处的第二掺杂区带132确保电位线在与横向边缘113相对的侧面处向上可靠地弯曲并经过第二掺杂区带132，而不将它们弯曲太强烈。由于第二掺杂区带132 (沟道停止器)被形成在阶梯130的底面136处，某些电位线在第二掺杂区带132上方横向地离开半导体器件100a。因此，半导体器件IOOa的横向区域处仍存在电场。这在电场由于第二掺杂区带132的动作而被限制到绝缘材料137时是不严格的。然而，横向边缘113处的第二掺杂区带132下方的半导体材料基本上保持无场。反向模式期间，由于第二掺杂区带132的动作，第二掺杂区带132虽然浮动，但大约处于第三掺杂区带132的电位。
[0045]第一和第三掺杂区带131、133提高了半导体器件IOOa的阻断能力。除此之外，如图1中所看出的，相比第一掺杂区带131的掺杂浓度，第三掺杂区带133的更高掺杂浓度允许阶梯130的垂直延伸的减小。因此，为了机械稳定性，阶梯130仅被形成到给定深度，在阶梯130下方留下半导体本体110的足够半导体材料。半导体器件IOOa的处理期间这是有益的，且致使高度掺杂的衬底是不必要的。本文所描述的边缘终端103因此与薄晶片技术相兼容。
[0046]此外，与第一掺杂区带131的掺杂浓度相比，第三掺杂区带133的更高掺杂浓度在修整阶梯130的几何关系，特别是阶梯130的横向宽度和深度时，提供了更多自由度。使用更高掺杂浓度用于第三掺杂区带133允许了例如减小阶梯130的横向宽度。
[0047]半导体器件IlOa还可包括半导体本体110的第一侧面111上的钝化层129。钝化层129覆盖阶梯130，且部分地遍布第一金属喷镀141。
[0048]此外，钝化区170可在半导体本体110和绝缘材料137之间沿着阶梯130的横向表面135和底面136被形成。该钝化区170可包括氧化硅、氮化硅、碳基钝化材料(诸如类金刚石碳层)、或其组合。
[0049]相对于图2，描述了图1中所示出的半导体器件IOOa的修改。图2的半导体器件IOOb具有与图1的半导体器件IOOa基本上相同的结构，使得这里省略了对共同特征的描述。对比图1，根据一个实施例，图2的半导体器件IOOb具有第二掺杂区带132，该第二掺杂区带132具有横向变化的掺杂浓度。更具体而言，第二掺杂区带132包括三个子区带132a、132b、132c，均具有不同的掺杂浓度。这三个子区带的相对掺杂浓度由“n-”、“n”和“η+”所指示，使得置于横向边缘113处的子区带132a具有比与第三掺杂区带133相邻布置的子区带132c更高的掺杂浓度。第二掺杂区带132的掺杂浓度因此朝向横向边缘113增加。[0050]通过对第二掺杂区带132提供朝向横向边缘113连续或逐步增加的掺杂浓度，有可能对边缘终端103提供类似于没有发生电位线弯曲的体半导体材料的阻断能力的阻断能力。这也允许边缘终端103的横向宽度的进一步减小。
[0051]图2中图示了模拟电位线的路线的具体示例，其中第二掺杂区带132的三个子区带132a、132b、132c中的每个都具有约20 μ m的横向宽度。用于形成子区带132c的掺杂剂量为3.10ηcm-2、对于子区带132b而言为1.1012cm-2，以及对于子区带132a而言为1.1015cm-2。用于第一掺杂区带131的掺杂剂量为5.10cm-2，以及对于第三掺杂区带133而言为l*1012Cm_2。使用这些参数，有可能将边缘终端103和阶梯130所需的横向间隔减小到约80μm。该模拟还展现了在约1795V的阻断电压下半导体本体110的主体中的击穿。因此，阻断性能是非常好的。
[0052]本文所述的边缘终端103对于防备器件IOOc处理期间在横向边缘113处可能保留的例如来自焊接的金属残留物是稳健的。如图3中所图示的，这已经通过提供沿着横向边缘113的金属层143和绝缘材料137来模拟。图3中半导体器件IOOc的保留结构对应于图2的半导体器件IOOb的结构。采用与用于图2的半导体器件IOOb相同的参数，击穿发生时产生的阻断电压约为1751V，即仅比没有这种表示金属残留物或晶体缺陷的金属层143的半导体器件的阻断电压少2.5%。因此，可以保持器件IOOc的坚固性。
[0053]由于阶梯130的底部处的第二掺杂区带或沟道停止器132的存在，沿横向边缘113的半导体材料基本上是无场的。金属层143没有显著影响半导体器件IOOc的坚固性，即使在电位线不能离开横向侧面处的半导体本体110但由金属层143向上弯曲时。因此金属层143可被用作将处于第二金属喷镀142的电位处的垂直场板。
[0054]另一方面，当没有金属层143被形成且金属残留物被可靠地去除，或至少在阶梯130的底部136上方可靠地防止其形成时，有可能将第一金属喷镀141延伸直到横向边缘113，以便形成横向场板，其被置于半导体本体110的第一侧面111上并至少部分地覆盖阶梯130。第一金属喷镀141可形成阳极金属喷镀，其与形成功率二极管的阳极区的第一掺杂区121相欧姆接触。第一金属喷镀141然后还可起到边缘终端103上方的横向场板的作用。这种横向场板使电位线在其横向边缘113处离开半导体器件100d，如图4所图示的，其另外对应于图2的半导体器件100b。如可从图4中所收集的，当从半导体本体110穿过第一掺杂区带131到绝缘材料137中时，电位线基本上保持平坦。第一掺杂区121和漂移区122之间靠近主pn结的横向末端未发生强烈弯曲。这是有益的。因此，第一掺杂区带131和第三掺杂区带133的掺杂浓度可减小。另一方面，第二掺杂区带132的掺杂浓度可稍微增加。横向场板将处于第一金属喷镀141的电位处。
[0055]对于基于图4中所图示结构的模拟，采用以下参数:用于形成子区带132c的掺杂剂量为6.10ηcm-2、对于子区带132b而言为1.8.1012Cm_2，以及对于子区带132a而言为l*1015Cm_2。用于形成第一掺杂区带131的掺杂剂量为4*10nCm_2，以及对于第三掺杂区带133而言为8*10ncm_2。击穿发生时产生的阻断电压约为1767V，其对应于体半导体材料的阻断电压的约98%。
[0056]第一金属喷镀141直到横向边缘113的横向延伸还改善了散热，因为第一和第二金属喷镀141、142可用于散热。因此，覆盖半导体本体110的第一侧面和第二侧面111、112两者的双侧冷却结构是可能的。[0057]根据一个实施例，第一掺杂区带131的掺杂剂量在约1.10ηαι-2和约l*1012cm_2之间。根据一个实施例，第二掺杂区带132的掺杂剂量在约I.IO13CnT2和约l*1016cm_2之间。根据一个实施例，第三掺杂区带133的掺杂剂量在约2.IO11CnT2和约2*1012cnT2之间。根据一个实施例，第三掺杂区带133的掺杂浓度是第一掺杂区带131的掺杂浓度的约1.5和约3倍之间，特别是约为2倍。
[0058]根据一个实施例，绝缘材料137包括具有高抗电击穿和抗湿性的有机或无机聚合物。示例为硬环氧树脂，诸如SU8、硅酮、旋涂玻璃、聚酰亚胺、聚对二甲苯、聚降冰片烯(polynorbonene)或苯并环丁烯(benzocyclobutene)。进一步的不例在 US2012/0104537A1中被描述，其内容通过引用结合在本文中。
[0059]接下来参考图5到11描述用于制造具有边缘终端的半导体器件的过程。
[0060]提供了半导体本体119，其具有第一侧面111、第二侧面112、集成到半导体衬底119中的横向间隔的多个半导体器件100、第二导电类型的第一掺杂区121、第一导电类型的漂移区122、和第一导电类型的第三掺杂区123。图5图示了朝向半导体衬底119的第一侧面111上的平面视图。
[0061]半导体衬底119可以包括之后形成第三掺杂区123的基层以及形成在基层上的外延层。外延层随后将包括漂移区122和第一掺杂区121。边缘终端103随后也将被形成在外延层中。
[0062]半导体衬底119还可以是5丨、6&队6&48、5丨0的均匀掺杂的半导体晶片。
[0063]在进一步的过程中，第一和第二沟槽138a、138b在第一侧面111处被形成在半导体衬底119中。第一和第二沟槽138a、138b被置于相邻半导体器件100之间。第一和第二沟槽138a、138b中的每个包括两个侧壁135和底部136，如图6A和6B中所图示的。
[0064]第一沟槽138a垂直于第二沟槽138b行进，以便形成沟槽栅格。第一和第二沟槽138a、138b的深度与如本文前面所述的漂移区122的垂直延伸的大约一半相对应。第一和第二沟槽138a、138b还可被形成地更深或更浅，这取决于环境。当第一和第二沟槽138a、138b的底部136下方留下足够半导体材料时，半导体衬底119保持足够稳固，使得无需附加的载体。然而，也可使用将半导体衬底119暂时固定到其上的载体晶片。
[0065]图6A、6B、7A和7B中图示了随后的注入过程，其中图6A和7A图示了沿图5中线AA’通过半导体衬底119的垂直截面，且图6B和7B图示了沿图5中线BB’通过半导体衬底119的垂直截面。
[0066]如图6A中所图示的，通过使用如由图6A中箭头所图示的离轴注入过程，第二导电类型的第一掺杂区带131至少沿第一沟槽138a的侧壁135被形成在半导体衬底119中。由于第一沟槽138a垂直于图6A和6B的绘图平面行进，掺杂物的入射面垂直于所述第一沟槽138a的纵向延伸。因此仅当倾斜角被适当地选择时，掺杂物被注入到第一沟槽138a的侧壁135中。另一方面，由于第二沟槽138b平行于图6A和6B的绘图平面行进，掺杂物可到达第二沟槽138b的底部136，而不是第二沟槽138b的侧壁135。因此，第三掺杂区133沿着第二沟槽138b的底部136被形成。
[0067]如图7A和7B中所图示的进一步过程中，从另一侧但是在与如图6A和6B中相同的入射平面中注入掺杂物。结果,掺杂物被注入到第一沟槽138a的其他侧壁135并且注入到第二沟槽138b的底部136中，而没有掺杂物被注入到第一沟槽138a的底部136和第二沟槽138b的侧壁135中。当存在到第二沟槽138b的底部136中的双重注入时，第一沟槽138a的每个侧壁135仅经历单次注入。因此，第二沟槽138b的底部136处的掺杂浓度是第一沟槽138a的侧壁135的掺杂浓度的大约2倍。实际掺杂比率还取决于倾斜角度。
[0068]通过将半导体衬底119绕其垂直轴旋转大约90°或将入射平面旋转大约90°，并然后重复本文前述的注入过程，来继续该过程。因此，第二沟槽138b的侧壁135和第一沟槽138a的底部136被掺杂以具有前述的掺杂关系。
[0069]第一和第三掺杂区带131、133彼此邻接，并形成具有漂移区122的pn结。为了形成第一和第三掺杂区带131、133，使用第二掺杂类型的掺杂物。
[0070]前述注入过程可被称为夸脱(Quart)模式注入。这种注入包括具有固定倾斜角的四个过程，而在注入过程之间将半导体衬底119绕其垂直轴旋转90°。
[0071]在进一步的过程中，如图8中所图示的，在第一和第二沟槽138a、138b的侧壁135处形成间隔物150a。由于接下来的过程对于第一和第二沟槽138a、138b来说是相同的，下文中将它们称作沟槽138。间隔物150a留下底部136的一部分未覆盖。
[0072]使用间隔物150a作为注入掩模，第一导电类型的第二掺杂区带132在沟槽138的底部136的未覆盖或暴露的部分处被形成在半导体衬底119中。更具体地，在底部136的暴露部分处形成第二掺杂区带132的第一子区带132a。还可在半导体衬底119的第一侧面111处注入掺杂物。然而第一掺杂区121被高度掺杂，使得第一侧面111处不发生导电类型的补偿。
[0073]在进一步的过程中，将间隔物150a向后部分地蚀刻，以增加沟槽138的底部136处的暴露部分。图9中图示了因此形成的间隔物150b。第二掺杂区带132的另一子区带132b使用如图9中所图示的另一注入过程来形成。由于掺杂物也被注入到子区带132a中，其掺杂浓度高于子区带132b的掺杂浓度。
[0074]可使用间隔物150b的另一部分蚀刻来重复前述间隔物蚀刻和注入过程，以进一步增加沟槽138的底部136处的暴露部分，并形成第二掺杂区带132的另外的子区带。
[0075]为了形成包括其子区带132a和132b的第二掺杂区带132，使用第一掺杂类型的掺杂物。第二掺杂区带132邻接如本文前述的漂移区122，并起到沟道停止器的作用。
[0076]在去除间隔物150b之后，沟槽138被填充有绝缘材料137，如图10中所图示的。对于图12中所示出的示例，在利用绝缘材料137填充沟槽138之前，可选钝化区170可被形成在沟槽138的底部136和侧壁135上。
[0077]在进一步的过程中，如图11中图示的，在沟槽138中沿着第二掺杂区带132在139处切割半导体衬底119来分离半导体器件100。结果，如本文中前述的，在半导体器件100的每个横向边缘113处形成具有阶梯130的边缘终端103。沿着所谓的分离线或锯切线形成沟槽138是有益的，沿着该分离线或锯切线，半导体器件100最终被分离，使得在切割半导体衬底119时自动形成阶梯130的结构。
[0078]由于该分离沿沟槽138发生，所得到的边缘终端103被置于这样形成的半导体器件100的外围处，且横向地围绕半导体器件100的有效区域。
[0079]可在切割半导体衬底119前形成第一和第二金属喷镀141、142。第一金属喷镀141或其部分，还可起到如本文前述的场板的作用，并覆盖边缘终端103。此外，在切割半导体衬底119之前，可选钝化层129可在绝缘材料137的上方被形成在半导体衬底119的第一侧面111上，并部分地形成在第一和第二金属喷镀141、142上。
[0080]图12中图示了所得到的结构，其示出了功率半导体二极管。第一金属喷镀141延伸直到横向边缘113，且在此区域中还起到场板的作用。第一金属喷镀141还形成由“A”所表示的阳极端子。第二金属喷镀142还完全覆盖第二侧面112，并形成由“C”表示的阴极端子。图12的半导体器件IOOe是双端器件的一个示例。
[0081]前述边缘终端103并不限于双端器件，且还可被集成到IGBT或功率FET中。图13图示了体现为IGBT的半导体器件200。这是三端器件的示例。IGBT 200包括半导体本体210，该半导体本体210具有第一侧面211、与第一侧面211相对的第二侧面212、有效区域
201、边缘终端203和横向边缘213。集成到半导体本体210中，存在形成IGBT的本体区的第二导电类型的第一掺杂区221、形成IGBT的漂移区的第一导电类型的第二掺杂区222、形成IGBT的发射极区的第二导电类型的第三掺杂区223以及形成IGBT的源极区的第四掺杂区224。第一导电类型的可选场阑区225还可紧挨着发射极区223被集成。场阑区225具有比漂移区222更高的掺杂浓度。
[0082]栅电极243被置于半导体本体210的第一侧面211处，且通过栅介电体244与半导体本体210绝缘。栅电极243与栅极端子G连接。
[0083]第一金属喷镀241形成源极金属喷镀并被置于半导体本体210的第一侧面211处，与源极区和本体区221和224相欧姆接触。第一金属喷镀241形成由“S”所表示的源极端子。
[0084]形成发射极金属喷镀的第二金属喷镀242被置于半导体本体210的第二侧面212处，与发射极区242相欧姆接触。第二金属喷镀242形成由“E”所表示的发射极端子。
[0085]边缘终端203包括具有横向侧壁235的阶梯230，沿该横向侧壁235形成第二导电类型的第一掺杂区带231。阶梯230可具有如本文前述的结构。第一掺杂区带231邻接置于半导体本体210的第一侧面211处的本体区221。第二导电类型的第三掺杂区233在阶梯230的底部236处被形成，并邻接第一掺杂区带231。第一导电类型的第二掺杂区带232在阶梯230的底部236处被形成，并延伸直到横向边缘213。该阶梯230被填充有绝缘材料237。
[0086]第一金属喷镀241可延伸直到横向边缘213，并至少部分地覆盖阶梯230，以便形成延伸的第一金属喷镀241以改善散热。第二金属喷镀242也延伸直到横向边缘213。
[0087]第三掺杂区223还可以具有第一导电类型，即可以具有与漂移区222和可选的场阑区225相同的导电类型。在该情况下，半导体器件200为功率FET，且第三掺杂区223形成功率FET的漏极区。第二金属喷镀242随后将形成由“D”所表示的漏极端子。
[0088]第一、第二和第三掺杂区带231、232和233可被形成，且可具有如本文前述的掺杂关系。
[0089]为了易于描述，使用诸如“下面”、“下方”、“下部”、“上方”、“上面”等等的空间相对术语来解释一个元件相对于第二元件的定位。这些术语意在除了与图中所描绘的那些所不同的取向之外，涵盖器件的不同取向。此外，诸如“第一”、“第二”等等的术语也被用来描述各种元件、区域、部分等等，且也不意在是限制性的。整个说明书中，相同的术语指代相同的元件。
[0090]如本文所使用的，术语“具有”、“包含”、“包括”、“含有”等等是开放式术语，其指示了所陈述的元件或特征的存在，但不排除附加的元件或特征。除非上下文清楚地另有指示，否则冠词“一”，“一个”(a、an)和“该”(the)意在包括复数以及单数。
[0091]考虑到以上范围的变形和应用，应当理解，本发明并被前面的描述所限制，也被附图所限制。而是，本发明仅由所附权利要求及其法定等同方式所限制。
【权利要求】
1.一种半导体器件，包括: 半导体本体，其包括第一侧面、第二侧面、在横向方向上对所述半导体本体进行划界的横向边缘、有效区域以及置于所述有效区域和所述横向边缘之间的边缘终端； 形成在所述半导体本体中的第一导电类型的漂移区； 所述边缘终端包括: 阶梯，其在所述半导体本体的第一侧面和所述横向边缘之间被形成在所述半导体本体中，所述阶梯包括延伸直到所述半导体本体的第一侧面的横向表面和延伸直到所述半导体本体的横向边缘的底面； 第二导电类型的第一掺杂区带，其沿着所述阶梯的横向表面被形成在所述半导体本体中，并形成具有所述漂移区的Pn结；以及 第一导电类型的第二掺杂区带，其至少沿着所述阶梯的底面的一部分被形成在所述半导体本体中，并延伸直到所述半导体本体的横向边缘，所述第二掺杂区带与所述漂移区接触。
2.根据权利要求1的半导体器件，进一步包括形成在所述半导体本体中并形成具有所述漂移区的pn结的第二导电类型的第一掺杂区，其中所述第一掺杂区邻接所述第一掺杂区带。
3.根据权利要求1的半导体器件，进一步包括所述阶梯中填充的绝缘材料，其中所述绝缘材料横向延伸直到所述半导体本体的横向边缘。
4.根据权利要求3的半导体器件，进一步包括在所述半导体本体的第一侧面处覆盖所述绝缘材料的钝化层。
5.根据权利要求1的半导体器件，其中所述漂移区具有垂直延伸，并且其中所述阶梯从所述半导体本体的第一侧面垂直延伸到所述漂移区的垂直延伸的大约一半的深度。
6.根据权利要求1的半导体器件，进一步包括第二导电类型的第三掺杂区带，其沿着所述阶梯的底面的一部分被形成在所述半导体本体中，并延伸直到所述阶梯的横向表面，其中所述第三掺杂区带形成具有所述漂移区的Pn结并邻接所述第一掺杂区带。
7.根据权利要求6的半导体器件，其中所述第三掺杂区带具有比所述第一掺杂区带的掺杂浓度更高的掺杂浓度。
8.根据权利要求1的半导体器件，其中所述第二掺杂区带具有横向变化的掺杂浓度。
9.根据权利要求8的半导体器件，其中所述第二掺杂区带的掺杂浓度朝向所述横向边缘增加。
10.根据权利要求1的半导体器件，进一步包括场板，其被置于所述半导体本体的第一侧面上且至少部分地覆盖所述阶梯。
11.根据权利要求2的半导体器件，进一步包括场板，其被置于所述半导体本体的第一侧面上且与所述第一掺杂区带电接触，所述场板至少部分地覆盖所述阶梯。
12.根据权利要求1的半导体器件，进一步包括所述半导体本体和所述绝缘材料之间的在所述阶梯的横向表面和底面上的钝化区。
13.根据权利要求1的半导体器件，进一步包括沿着所述半导体本体的横向边缘的垂直场板。
14.一种半导体器件，包括:半导体本体，其包括第一侧面、第二侧面、在横向方向上对所述半导体本体进行划界的横向边缘、有效区域、以及置于所述有效区域和所述横向边缘之间的边缘终端； 形成在所述半导体本体中的第一导电类型的漂移区； 所述边缘终端包括: 阶梯，其在所述半导体本体的第一侧面和所述横向边缘之间被形成在所述半导体本体中，所述阶梯包括延伸直到所述半导体本体的第一侧面的横向表面和延伸直到所述半导体本体的横向边缘的底面； 第二导电类型的第一掺杂区带，其在所述阶梯的横向表面处被形成在所述半导体本体中，并形成具有所述漂移区的Pn结； 第一导电类型的第二掺杂区带，其沿着所述阶梯的底面的一部分被形成在所述半导体本体中，并延伸直到所述半导体本体的横向边缘，所述第二掺杂区带与所述漂移区接触； 第二导电类型的第三掺杂区带，其在所述阶梯的底面处被形成在所述半导体本体中，并延伸直到所述阶梯的横向表面，所述第三掺杂区带形成具有漂移区的pn结并邻接所述第一掺杂区带，其中所述第三掺杂区带具有比所述第一掺杂区带的掺杂浓度更高的掺杂浓度； 绝缘材料，其填充所述阶梯，覆盖所述第一、第二和第三掺杂区带，并延伸直到所述半导体本体的横向边缘。
15.根据权利要求14的半导体器件，其中所述第二掺杂区带具有横向变化的掺杂浓度。
16.根据权利要求14的半导体`器件，进一步包括横向场板，其被置于所述半导体本体的第一侧面上，并至少部分地覆盖所述阶梯。
17.一种用于制造半导体器件的方法，包括: 提供半导体衬底，所述半导体衬底包括第一侧面、第二侧面和集成到所述半导体衬底中的多个横向间隔的半导体器件、以及第一导电类型的漂移区； 在横向相邻的半导体器件之间在半导体衬底的第一侧面处在半导体衬底中形成沟槽，每个沟槽包括两个侧壁和底部； 至少沿着所述沟槽的侧壁在所述半导体衬底中形成第二导电类型的第一掺杂区带，其中所述第一掺杂区带形成具有所述漂移区的Pn结； 至少沿着所述沟槽的底部的一部分在所述半导体衬底中形成第一导电类型的第二掺杂区带，其中所述第二掺杂区带邻接所述漂移区；以及 在所述沟槽中沿着所述第二掺杂区带切割所述半导体衬底以分离所述半导体器件。
18.根据权利要求17的方法，进一步包括利用绝缘材料填充所述沟槽。
19.根据权利要求17的方法，其中所述漂移区具有垂直延伸，并且其中形成所述沟槽包括形成从所述第一侧面到所述漂移区的垂直延伸的大约一半的深度的沟槽。
20.根据权利要求17的方法，进一步包括在所述沟槽的底部处在所述半导体本体中形成第二导电类型的第三掺杂区带，其中所述第三掺杂区带形成具有所述漂移区的pn结，且相邻地邻接所述第一掺杂区带。
21.根据权利要求20的方法，其中通过第二类型的掺杂物的离轴注入来形成所述第一掺杂区带和所述第三掺杂区带。
22.根据权利要求17的方法，其中形成所述第二掺杂区带包括: 在所述沟槽的侧壁处形成间隔物，所述间隔物留下所述沟槽的底部的一部分暴露；以及 使用间隔物作为注入掩模，注入第一类型的掺杂物到所述沟槽的暴露的底部部分中以形成所述第二掺杂区带。
23.根据权利要求22的方法，其中形成所述第二掺杂区带进一步包括: 蚀刻所述间隔物以增加所述沟槽的底部的暴露部分；以及 将另外的第一类型的掺杂物注入到所述沟槽的底部的增加的暴露部分中。
24.根据权利要求17的方法，进一步包括在所述半导体衬底的第一侧面上形成场板来至少部分地覆盖所述沟槽`。`
【文档编号】H01L21/04GK103872099SQ201310678033
【公开日】2014年6月18日 申请日期:2013年12月13日 优先权日:2012年12月13日
【发明者】G.施密特 申请人:英飞凌科技股份有限公司