一种双重抗闩锁的环形ldmos-scr结构的高压esd保护器件的制作方法
【专利摘要】一种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，可用于片上IC的高压ESD保护电路。包括P型衬底、N型埋层、第一P阱、第一N阱、第二P阱、P掺杂、第二N阱、第三P阱、隔离区、第一P+、第一N+、第二N+、第二P+、第三N+、第三P+、第四N+、第四P+、第五N+、第六N+、第五P+、金属阳极、金属阴极。其中由第二N+、第二P+、第一N+、第一P+或由第四P+、第五N+、第六N+、第五P+构成齐纳击穿ESD电流泄放路径，不仅可增强器件的ESD鲁棒性，还可提高维持电压，降低触发电压；LDMOS-SCR结构的环形版图设计，可减小导通电阻，提高维持电流；具有双重抗闩锁的ESD保护能力。
【专利说明】—种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件
【技术领域】
[0001]本发明属于集成电路的静电保护领域，涉及一种高压ESD保护器件，具体涉及一种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，可用于提高片上1C高压ESD保护的可靠性。
【背景技术】
[0002]随着汽车电子、手持终端、高速USB接口和平板电子产品的广泛使用，消费电子产品正面临越来越严峻的系统可靠性的挑战。静电作为一种普遍物理现象，近年来伴随着集成电路的飞速发展和高分子材料的广泛应用，静电的作用力、放电和感应现象引起的危害十分严重。美国有关部门统计，美国电子行业部门每年因静电危害造成损失高达100亿美元，英国电子产品每年因静电造成的损失为20亿英磅，日本电子元器件的不合格产品中不少于45%的危害是因为静电放电(ESD)造成的。虽然有关ESD的危害问题及相关防护措施已得到集成电路工程师的关注，并引起相关科研人员的深入探索，以找到最佳的ESD防护方法，且目前在低压ESD防护设计方面也已取得一定进展并具有较成熟的技术解决方案。但是，在电子产品不断便携化和小型化的同时，电子产品中的高压电路端口处的ESD防护目前仍是ESD防护设计中的一大技术难题。这是因为高压ESD防护从现有技术上难以提高ESD防护器件的抗闩锁能力。要增强高压ESD防护器件的抗闩锁能力，一方面或提高ESD防护器件的维持电压，使之高于被保护电路端口的工作电压；另一方面或提高ESD防护器件的维持电流，使之高于被保护电路端口的工作电流。同时，高压ESD防护器件仍要具有较小的界于工作电压和栅氧击穿电压之间的触发电压，以及能通过IEC6001-4-2的ESD鲁棒性检测标准。本文针对现有的高压ESD保护技术中抗闩锁能力弱的难题，提出了一种具有高维持电压、高维持电流、低触发电压、强鲁棒性的技术方案，能增强片上功率集成电路系统的可靠性。
【发明内容】
[0003]基于片上1C高压ESD保护器件和高压工艺的特点，既利用了 LDM0S器件具有高触发电压的特点，而不必使用叠层技术提高ESD防护电路的开启电压；又利用了 LDM0S内嵌SCR的电路结构，减小ESD防护器件的导通电阻，提高二次击穿电流；同时进一步结合反偏N+/P+ 二极管在齐纳击穿后具有稳压的物理特性，以钳制LDMOS-SCR结构中反偏PN结两端电压，提高维持电压；此外，本发明技术方案中的LDMOS-SCR高压ESD防护器件采用了环形版图设计，以减小器件中寄生NPN管的基区面积，增大了寄生NPN管集电区的面积，实现增大电流放大倍数的目的，从而提高维持电流。本发明提出了一种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，与现有高压ESD保护器件相比，本发明实例器件具有触发电压较低、维持电压较高和二次击穿电流大，同时还有漏电流小、导通电阻小、响应速度快等优点。[0004]本发明通过以下技术方案实现:
一种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，其包括LDMOS-SCR结构的ESD电流泄放路径和齐纳击穿的ESD电流泄放路径，以及环形LDMOS-SCR结构的版图设计，以提高维持电压、维持电流和增强器件的ESD鲁棒性。其特征在于:包括P型衬底、N型埋层、第一 P阱、第一 N阱、第二 P阱、第二 N阱、P掺杂、第三P阱、第一隔离区、第二隔离区、第三隔离区、第四隔离区、第五隔离区、第六隔离区、第七隔离区、第八隔离区、第一 P+、第一N+、第二 N+、第二 P+、第三N+、第三P+、第四N+、第四P+、第五N+、第六N+、第五P+、第一多晶娃栅、第一薄栅氧、第二多晶娃栅、第二薄栅氧、第一金属层1、第二金属层1、第三金属层1、第四金属层1、第五金属层1、第六金属层1、第七金属层1、第八金属层1、第九金属层1、第十金属层1、第i 金属层1、第一金属层2、第二金属层2、第三金属层2、金属层3 ；
所述N型埋层在所述P型衬底的表面部分区域中，在所述N型埋层和所述P型衬底的表面，从左到右依次分别为所述第一 P阱、所述第一 N阱、所述第二 P阱、所述第二 N阱和所述第三P阱，所述N型埋层与所述第一 N阱和所述第二 N阱的叠层横向长度必须大于某一定值；
所述第一 P阱表面区域内设有所述第一 P+，所述第一 P+与所述P型衬底左侧边缘具有一定间隔，所述第一 N+横跨在所述第一 P阱和所述第一 N阱之间的表面部分区域，所述第
一P+与所述第一 N+之间的横向长度必须控制在一定的数值范围内，所述第一 P+与所述P型衬底的左侧边缘具有一定间隔；
所述第一 N阱的表面区域内从左到右依次设有所述第一隔离区、所述第二 N+、所述第二隔离区、所述第二 P+和所述第三隔离区；
所述第一多晶硅栅及其所覆盖的所述第一薄栅氧均横跨在所述第一N阱内的所述第三隔离区和所述第二 P阱内的所述第三N+之间；
所述第二 P阱的表面区域内从左到右依次设有所述第三N+、所述P掺杂和所述第四N+，所述P掺杂内设有所述第三P+，在所述第三N+和所述第三P+之间设有所述第四隔离区，所述第三P+和所述第四N+之间设有所述第五隔离区；
所述第二多晶硅栅及其所覆盖的所述第二薄栅氧均横跨在所述第二P阱内的所述第四N+和所述第二 N阱内的所述第六隔离区之间；
所述第二 N阱的表面区域内从左到右依次设有所述第六隔离区、所述第四P+、所述第七隔离区、所述第五N+和所述第八隔离区，所述第六N+横跨在所述第二 N阱和所述第三P阱的表面部分区域；
所述第三P阱内设有所述第五P+，所述第六N+和所述第五P+之间的横向长度必须控制在一定的数值范围内；
所述第一金属1、所述第二金属1、所述第三金属1、所述第四金属1、所述第五金属1、所述第六金属1、所述第七金属1、所述第八金属1、所述第九金属1、所述第十金属1、所述第十一金属1分别与所述第一 P+相连、所述第二 N+、所述第二 P+、所述第一多晶硅栅、所述第三N+、所述第三P+、所述第四N+、所述第二多晶硅栅、所述第四P+、所述第五N+、所述第五P+相连；
所述第二金属1、所述第三金属1均与所述第一金属2相连,构成器件的第一金属阳极，所述第四金属1、所述第五金属1、所述第七金属1、所述第八金属1均与所述第二金属2相连，构成器件的阴极，所述第一金属1、所述第六金属1、所述第十一金属1均与所述金属3相连，所述金属3与所述器件的阴极不相连，所述第九金属1、所述第十金属1均与所述第三金属2相连，构成器件的第二金属阳极；
所述第一 P阱与所述第三P阱、所述第一 N阱与所述第二 N阱、所述第一 P+与所述第五P+、所述第一 N+与所述第六N+、所述第二 N+与所述第五N+、所述第二 P+与所述第四P+、所述第三N+与所述第四N+均构成以正方形或矩形的所述第三P+为中心的环形版图设计，可减小寄生NPN管的基区面积，增大集电区的面积，以提高维持电流。
[0005]本发明的有益技术效果为:
(1)本发明实例器件充分利用了 LDM0S结构耐压、SCR结构导通电阻小、二次击穿电流大(ESD鲁棒性强)等优点，又通过利用所述第一金属阳极、所述第二 N+、所述第二 P+、所述第一 N讲、所述N型埋层、所述第二 P阱、所述第三N+和所述金属阴极，以及所述第二金属阳极、所述第四P+、所述第五N+、所述第二 N阱、所述N型埋层、所述第二 P阱、所述第四N+和所述金属阴极构成的LDMOS-SCR结构的ESD电流泄放路径，以提高器件的电压耐压能力和二次击穿电流。
[0006](2)所述第一金属阳极、所述第二 N+、所述第二 P+、所述第一 N阱、所述第一 P阱、所述第一 N+、所述第一 P+、所述第三P+、所述P掺杂、所述第二 P阱、所述第三N+和所述金属阴极构成第一条齐纳二极管触发LDMOS-SCR的ESD电流泄放路径；所述第二金属阳极、所述第四P+、所述第五N+、所述第二 N阱、所述第三P阱、所述第六N+、所述第五P+、所述第三P+、所述P掺杂、所述第二 P阱、所述第四N+和所述金属阴极构成第二条齐纳二极管触发LDMOS-SCR的ESD电流泄放路径，以降低器件的触发电压，提高维持电压。
[0007](3)所述第一多晶硅栅、所述第三N+、所述第四N+和所述第二多晶硅栅与电源地相连，所述第一多晶硅栅、所述第三N+、所述第四N+和所述第二多晶硅栅与所述第三P+不相连，以提高维持电压。
[0008]本发明实例器件利用LDMOS-SCR结构中的耐压、低阻和二极管的齐纳击穿物理特性，通过调节版图中的某些关键特征参数，以得到的具有合适触发电压、高维持电压、高维持电流和强ESD鲁棒性的高压ESD保护器件，能应用于不同需求的功率集成电路产品中的高压ESD保护。
[0009]【专利附图】
【附图说明】
下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
图1是本发明实施例内部结构剖面示意图；
图2是本发明实例在ESD脉冲作用下的电学连接图；
图3是本发明实例在ESD脉冲作用下的等效电路；
图4是本发明实例的环形版图设计。
【具体实施方式】
[0010]本发明提出了一种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，因其主要应用于高压ESD保护领域，需要基于高压工艺平台，通过合理设计并控制器件版图的某些特征参数，可制备不同规格的可满足多种高压ESD保护需求的ESD保护器件。
[0011]一种双重抗闩锁的环形LDM0S-SCR结构的高压ESD保护器件，其包括LDM0S-SCR结构的ESD电流泄放路径和齐纳击穿的ESD电流泄放路径，以及环形LDMOS-SCR结构的版图设计，以提高维持电压、维持电流和增强器件的ESD鲁棒性。其特征在于:包括P型衬底101、N型埋层102、第一 P阱103、第一 N阱104、第二 P阱105、第二 N阱106、P掺杂131、第三P阱107、第一隔离区108、第二隔离区109、第三隔离区110、第四隔离区111、第五隔离区112、第六隔离区113、第七隔离区114、第八隔离区115、第一 P+ 116、第一N+ 117、第二 N+ 118、第二 P+ 119、第三 N+ 120、第三 P+ 121、第四 N+ 122、第四 P+ 123、第五N+ 124、第六N+ 125、第五P+ 126、第一多晶娃栅127、第一薄栅氧128、第二多晶娃栅129、第二薄栅氧130、第一金属层1 132、第二金属层1 133、第三金属层1 134、第四金属层1 135、第五金属层1 136、第六金属层1 137、第七金属层1 138、第八金属层1 139、第九金属层1 140、第十金属层1 141、第^ 金属层1 142、第一金属层2 143、第二金属层2144、第三金属层2 145、金属层3 146 ；
如图1所示，为本发明实例器件的结构剖面图。所述N型埋层102在所述P型衬底101的表面部分区域中，在所述N型埋层102和所述P型衬底101的表面，从左到右依次分别为所述第一 P阱103、所述第一 N阱104、所述第二 P阱105，所述第二 N阱106和所述第三P阱107，所述N型埋层102与所述第一 N阱104和所述N型埋层102与所述第二 N阱106的叠层横向长度必须大于某一定值；
所述第一 P阱103表面区域内设有所述第一 P+ 116，所述第一 P+ 116与所述P型衬底101左侧边缘具有一定间隔，所述第一 N+ 117横跨在所述第一 P阱103和所述第一 N阱104之间的表面部分区域，所述第一 P+ 116与所述第一 N+ 117之间的横向长度必须控制在一定的数值范围内；
所述第一 N阱104的表面区域内从左到右依次设有所述第一隔离区108、所述第二 N+
118、所述第二隔离区109、所述第二 P+ 119和所述第三隔离区110;
·所述第一多晶硅栅127及其所覆盖的所述第一薄栅氧128均横跨在所述第一 N阱104内的所述第三隔离区110和所述第二 P阱105内的所述第三N+ 120之间；
所述第二 P阱105的表面区域内从左到右依次设有所述第三N+ 120、所述P掺杂131和所述第四N+ 122，所述P掺杂131内设有所述第三P+ 121，在所述第三N+ 120和所述第三P+ 121之间设有所述第四隔离区111，所述第三P+ 121和所述第四N+ 122之间设有所述第五隔离区112;
所述第二多晶硅栅129及其所覆盖的所述第二薄栅氧130均横跨在所述第二 P阱105内的所述第四N+ 122和所述第二 N阱106内的所述第六隔离区113之间；
所述第二 N阱106的表面区域内从左到右依次设有所述第六隔离区113、所述第四P+123、所述第七隔离区114、所述第五N+ 124和所述第八隔离区115，所述第六N+ 125横跨在所述第二 N阱106和所述第三P阱107的表面部分区域，所述第六N+ 125与所述第八隔离区115的右侧相连；
所述第三P阱107内设有所述第五P+ 126，所述第六N+ 125和所述第五P+ 126之间的横向长度必须控制在一定的数值范围内；
如图2所示，所述第一金属1 132、所述第二金属1 133、所述第三金属1 134、所述第四金属1 135、所述第五金属1 136、所述第六金属1 137、所述第七金属1 138、所述第八金属1 139、所述第九金属1 140、所述第十金属1 141、所述第十一金属1 142分别与所述第一P+ 116相连、所述第二 N+ 118、所述第二 P+ 119、所述第一多晶硅栅127、所述第三N+120、所述第三P+ 121、所述第四N+ 122、所述第二多晶硅栅129、所述第四P+ 123、所述第
五N+ 124、所述第五P+ 126相连；
所述第二金属1 133、所述第三金属1 134均与所述第一金属2 143相连，构成器件的第一金属阳极，所述第四金属1 135、所述第五金属1 136、所述第七金属1 138、所述第八金属1 139均与所述第二金属2 144相连，构成器件的阴极，所述第一金属1 132、所述第六金属1 137、所述第^ 金属1 142均与所述金属3 146相连，所述金属3 146与所述器件的阴极不相连，所述第九金属1 140、所述第十金属1 141均与所述第三金属2 145相连，构成器件的第二金属阳极；所述第一金属阳极与所述第二金属阳极相连，接ESD脉冲的高电位，所述金属阴极接ESD脉冲的低电位。
[0012]如图3所示，当ESD脉冲作用于本发明实例器件时，所述第二 N+ 118、所述第二 P+
119、所述第一 N阱104、所述第一 P阱103、所述第一 N+ 117、所述第一 P+ 116、所述第三P+ 121、所述P掺杂131、所述第二 P阱105、所述第三N+ 120和所述金属阴极构成一条齐纳二极管ZD1触发的ESD电流泄放路径，当电阻R2的压降达到0.7 V时，电路中的寄生PNP管T1开启，在所述寄生PNP管T1与寄生的NPN管T2形成的正反馈网络作用下，当寄生NPN管T2的发射极上的压降也上升至0.7 V时，所述寄生NPN管T2开启，ESD脉冲通过LDMOS-SCR结构泄放一部分电流；
同理:由所述第二金属阳极、所述第四P+ 123、所述第五N+ 124、所述二N阱106、所述第六N+ 125、所述第三P阱107、所述第五P+ 126、所述第三P+ 121、所述P掺杂131、所述第二 P阱105、所述第四N+ 122和所述金属阴极构成第二条齐纳二极管ZD2触发的ESD电流泄放路径，当电阻R1的压降达到0.7 V时，电路中的寄生PNP管T4开启，在所述寄生PNP管T4与寄生的NPN管T3形成的正反馈网络作用下，当寄生NPN管T3的发射极上的压降也上升至0.7 V时，所述寄生NPN管T3开启，ESD脉冲通过LDMOS-SCR结构泄放一部分电流。
[0013]如图4所示，所述第一P阱103与所述第三P阱107、所述第一N阱104与所述第
二N阱106、所述第一 P+ 116与所述第五P+ 126、所述第一 N+ 117与所述第六N+ 125、所述第二 N+ 118与所述第五N+ 124、所述第二 P+ 119与所述第四P+ 123、所述第三N+ 120与所述第四N+ 122均构成以正方形或矩形的所述第三P+ 121为中心的LDMOS-SCR环形版图设计，可减小寄生NPN管的基区面积，增大集电区面积，以提高维持电流。
[0014]最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
【权利要求】
1.一种双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，其包括LDMOS-SCR结构的ESD电流泄放路径和齐纳击穿的ESD电流泄放路径，以及环形LDMOS-SCR结构的版图设计，以提高维持电压、维持电流和增强器件的ESD鲁棒性，其特征在于:包括P型衬底(101)、N型埋层(102)、第一P阱(103)、第一N阱(104)、第二P阱(105)、第二N阱(106)、P掺杂(131)、第三P阱(107)、第一隔离区(108)、第二隔离区(109)、第三隔离区(110)、第四隔离区(111)、第五隔离区(112)、第六隔离区(113)、第七隔离区(114)、第八隔离区(115)、第一 P+(116)、第一 N+(117)、第二 N+(118)、第二 P+(119)、第三 N+(120)、第三 P+(121)、第四N+ (122)、第四P+ (123)、第五N+ (124)、第六N+ (125)、第五P+ (126)、第一多晶硅栅(127)、第一薄栅氧(128)、第二多晶硅栅(129)、第二薄栅氧(130)、第一金属层1 (132)、第二金属层1 (133)、第三金属层1 (134)、第四金属层1 (135)、第五金属层1 (136)、第六金属层1 (137)、第七金属层1 (138)、第八金属层1 (139)、第九金属层1 (140)、第十金属层1 (141)、第^ 金属层1 (142)、第一金属层2 (143)、第二金属层2 (144)、第三金属层2 (145)、金属层 3 (146)； 所述N型埋层(102)在所述P型衬底(101)的表面部分区域中，在所述N型埋层(102)和所述P型衬底(101)的表面，从左到右依次分别为所述第一P阱(103)、所述第一N阱(104)、所述第二 P阱(105)，所述第二 N阱(106)和所述第三P阱(107)，所述N型埋层(102)与所述第一 N阱(104)的横向叠层长度，以及所述N型埋层(102)与所述第二 N阱(106)的横向叠层长度必须大于某一定值；所述第一 P阱(103)表面区域内设有所述第一 P+ (116)，在所述第一 P+ (116)与所述P型衬底(101)的左侧边缘之间具有一定的间隔，所述第一 N+ (117)横跨在所述第一 P阱(103)和所述第一 N阱(104)之间的表面部分区域，所述第一 P+ (116)与所述第一 N+(117)之间的横向长度必须控制在一定的数值范围内；所述第一 N阱(104)的表面区域内从左到右依次设有所述第一隔离区(108)、所述第二N+ (118)、所述第二隔离区(109)、所述第二 P+ (119)和所述第三隔离区(110);所述第一多晶硅栅(127)及其所覆盖的所述第一薄栅氧(128)均横跨在所述第一 N阱(104)内的所述第三隔离区(110)和所述第二P阱(105)内的所述第三N+ (120)之间；所述第二 P阱(105)的表面区域内从左到右依次设有所述第三N+ (120)、所述P掺杂(131)和所述第四N+ (122)，所述P掺杂(131)内设有所述第三P+ (121 )，在所述第三N+(120)和所述第三P+ (121)之间设有所述第四隔离区(111)，所述第三P+ (121)和所述第四N+ (122)之间设有所述第五隔离区(112);所述第二多晶硅栅(129)及其所覆盖的所述第二薄栅氧(130)均横跨在所述第二 P阱(105)内的所述第四N+(122)和所述第二 N阱(106)内的所述第六隔离区(113)之间；所述第二 N阱(106)的表面区域内从左到右依次设有所述第六隔离区(113)、所述第四P+ (123)、所述第七隔离区(114)、所述第五N+ (124)和所述第八隔离区(115)，所述第六N+ (125)横跨在所述第二 N阱(106)和所述第三P阱(107)的表面部分区域；所述第三P阱(107)内设有所述第五P+ (126)，所述第六N+ (125)和所述第五P+(126)之间的横向长度必须控制在一定的数值范围内；所述第一金属1 (132)、所述第二金属1 (133)、所述第三金属1 (134)、所述第四金属1 (135)、所述第五金属1 (136)、所述第六金属1 (137)、所述第七金属1 (138)、所述第八金属1 (139)、所述第九金属1 (140)、所述第十金属1 (141)、所述第^ 金属1 (142)分别与所述第一 P+ (116)相连、所述第二 N+ (118)、所述第二 P+ (119)、所述第一多晶硅栅(127)、所述第三N+ (120)、所述第三P+ (121)、所述第四N+ (122)、所述第二多晶硅栅(129)、所述第四P+ (123)、所述第五N+ (124)、所述第五P+ (126)相连；所述第二金属1 (133)、所述第三金属1 (134)均与所述第一金属2 (143)相连，构成器件的第一金属阳极，所述第四金属1 (135)、所述第五金属1 (136)、所述第七金属1 (138)、所述第八金属1 (139)均与所述第二金属2 (144)相连，构成器件的阴极，所述第一金属1(132)、所述第六金属1 (137)、所述第十一金属1 (142)均与所述金属3 (146)相连，所述金属3 (146)与所述器件的阴极不相连，所述第九金属1 (140)、所述第十金属1 (141)均与所述第三金属2 (145)相连,构成器件的第二金属阳极。
2.如权利要求1所述的双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，其特征在于:所述第一金属阳极、所述第二 N+ (118)、所述第二 P+ (119)、所述第一 N阱(104)、所述第一 N+ (117)、所述第一 P阱(103)、所述第一 P+ (116)、所述第三P+ (121 )、所述P掺杂(131)、所述第二 P阱(105)、所述第三N+ (120)和所述金属阴极构成第一条齐纳二极管触发LDMOS-SCR的ESD电流泄放路径；所述第二金属阳极、所述第四P+(123)、所述第五N+(124)、所述第二 N阱(106)、所述第六N+ (125)、所述第三P阱(107)、所述第五P+ (126)所述第三P+ (121)、所述P掺杂(131)、所述第二 P阱(105)、所述第四N+ (122)和所述金属阴极构成第二条齐纳二极管触发LDMOS-SCR的ESD电流泄放路径，以降低器件的触发电压，提高维持电压。
3.如权利要求1所述的双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，其特征在于:所述第一多晶硅栅(127)、所述第三N+ (120)、所述第四N+ (122)和所述第二多晶硅栅(129)与电源地相连，所述第一多晶硅栅(127)、所述第三N+(120)、所述第四N+(122)和所述第二多晶硅栅(129)与所述第三P+ (121)不相连，以提高维持电压。`
4.如权利要求1所述的双重抗闩锁的环形LDMOS-SCR结构的高压ESD保护器件，其特征在于:所述第一 P阱(103)与所述第三P阱(107)、所述第一 N阱(104)与所述第二 N阱(106)、所述第一 P+ (116)与所述第五P+ (126)、所述第一 N+ (117)与所述第六N+ (125)、所述第二 N+ (118)与所述第五N+ (124)、所述第二 P+ (119)与所述第四P+ (123)、所述第三N+ (120)与所述第四N+ (122)均构成以方形或矩形的所述第三P+ (121)为中心的LDMOS-SCR环形版图设计，可减小寄生NPN管的基区面积，增大集电区面积，以提高维持电流。
【文档编号】H01L29/423GK103681660SQ201310677835
【公开日】2014年3月26日 申请日期:2013年12月13日 优先权日:2013年12月13日
【发明者】梁海莲, 顾晓峰, 董树荣, 丁盛 申请人:江南大学