包括压缩应力的封装垂直功率器件及其制造方法

包括压缩应力的封装垂直功率器件及其制造方法
【专利摘要】本发明涉及包括压缩应力的封装垂直功率器件及其制造方法。公开了一种包括压缩应力的封装的垂直半导体器件及制作这种封装的垂直半导体器件的方法。在一个实施例中，组装的器件包括：载体；设置在该载体上的连接层，该连接层具有第一高度；以及设置在该连接层上的芯片，该芯片具有第二高度，其中该第二高度小于该第一高度。
【专利说明】包括压缩应力的封装垂直功率器件及其制造方法
【技术领域】
[0001]本发明通常涉及半导体芯片的封装，并且更具体地，涉及垂直功率半导体功率芯片的封装。
【背景技术】
[0002]封装和组装构成了单个或多个芯片制造的最后阶段。封装和组装提供了在芯片和芯片载体之间的机械连接和电连接，并且提供了保护性的外壳以免受机械、化学或辐射引起的损伤。
[0003]对于部件的寿命，诸如层脱层、裂纹形成或焊点失效的热机械应力引起的缺陷通常提供了潜在的可靠性问题。

【发明内容】

[0004]根据本发明的实施例，组装的器件包括包括:载体；设置在该载体上的连接层，该连接层包括第一高度；以及设置在该连接层上的芯片，该芯片包括第二高度，其中该第二高度小于该第一高度。
[0005]根据本发明的一个实施例，封装的功率器件包括引线框架，设置在载体上的连接层以及设置在该连接层上的垂直功率半导体芯片，其中该垂直功率半导体芯片包括在整个高度上的压缩应力。该封装的功率器件进一步包括将芯片接触焊盘连接至该引线框架的引线的互连以及密封该垂直功率半导体芯片的密封体。
[0006]根据本发明的实施例，制造半导体器件的方法包括将具有底部主表面的垂直半导体器件放置在引线框架上并且通过连接层将该该半导体器件连接至该引线框架从而在该半导体器件的整个高度上形成压缩应力，该连接层高于该半导体器件。
【专利附图】

【附图说明】
[0007]为了更加完全地理解本发明及其优点，现在参考与附图一起做出的后面的描述，其中:
[0008]图1以横截面视图图示了芯片/载体组件，其中图1a示出了在管芯至载体接合的最开始时的组件，而图1b示出了冷却之后的接合组件；
[0009]图2图示了在垂直功率半导体芯片的整个高度上包括压缩应力的封装的垂直功率半导体器件的实施例的横截面视图；
[0010]图3示出了关于在硅/铜双层中的应力形成的仿真数据；
[0011]图4示出了图示对于硅芯片/铜引线框架界面在硅芯片的底表面处的应力变化的实验数据的图表；
[0012]图5示出了图示对于硅芯片/铜引线框架界面在硅芯片的顶表面处的应力变化的实验数据的图表；以及
[0013]图6示出了用于封装垂直功率芯片的方法的实施例。【具体实施方式】
[0014]下面详细地论述了当前的优选实施例的制作和使用。然而，应当意识到，本发明提供了能够体现在广泛的各种具体上下文中的许多可应用的发明构思。所论述的具体实施例仅仅说明了制作和使用本发明的具体方式，并且不限制本发明的范围。
[0015]将关于在具体上下文中的实施例，即关于封装的垂直功率半导体芯片来描述本发明。然而，本发明还可以应用到其它封装的半导体器件或封装的部件。
[0016]作为高温处理的结果，在邻近部件架构元件的界面处可以产生封装的部件内的应力。在图1中图示了用于处理相关的应力形成的典型实例。图1示出了从管芯至载体附着工艺的开始至结束的转变。图1a图示了在管芯(芯片)110和载体130之间第一物理接触时的组件100，其中该载体130用连接层120覆盖，或者其中该管芯110的背面用该连接层120覆盖。除了可能通过该连接层120的沉积而引起的应力以外，在接合的这个初始阶段，接触界面实质上是无应力的。
[0017]在完成该管芯110/载体130接合之后引入了显著级别的附加应力，该接合通常在200°C与400°C之间的温度发生并且随后冷却至室温。在图1b中图示了接合的管芯110/载体130组件150的状态。在从接合温度至室温的冷却期间，因为部件架构的各种元件的热膨胀系数(CTE)不同，它们以变化的程度收缩。因此，该组件150的形状畸变发生，导致该组件150的轻微弯曲。通常这种弯曲可以发生在向上或向下的方向上。对于在图1b中描绘的示例性情况，以夸大的方式示出了向下弯曲。例如，当把呈现比较高CTE的金属载体施加到半导体管芯时，可以观察到这种类型的形状畸变。
[0018]本发明的实施例为垂直功率半导体器件提供了压缩应力，其中该垂直功率半导体芯片包括等于或小于40 μ m的高度。本发明的实施例为垂直功率器件提供了压缩应力，其中该连接层的高度等于或大于该垂直半导体功率芯片的高度。
[0019]图2以横截面视图图示了封装的电部件200的实施例，该封装的电部件200包括被配置成改善电器件性能的热机械应力。该封装的部件200包括半导体芯片210、载体260和连接该芯片210与该载体260的连接层250。该半导体芯片210包括半导体衬底220、设置在该半导体衬底220的第一(上部)主表面222上的端子层230以及设置在该衬底220的第二(下部)主表面224之下的背面金属化(BSM)层240。
[0020]该半导体衬底220可以包括诸如硅或锗的单个半导体材料，或者化合物半导体材料。在各个实施例中，该化合物半导体材料是碳化硅(SiC)。在其它实施例中，该化合物半导体材料是SiGe、GaN、GaASs, GaP, InP或InAs或其组合。
[0021]该半导体材料可以呈现在大约2ppm/K至大约7ppm/K之间的范围中比较低的CTE值。例如，Si和GaN的CTE分别是大约2.3ppm/K和大约3.2ppm/K。该半导体衬底220可以包括体半导体材料的板。可选择地，该衬底220还可以包括设置在体半导体材料上的外延半导体层。体和/或外延半导体可以包括包含掺杂剂以增强导电性的区域。在一些实施例中，该半导体衬底220可以包括非半导体的无机或有机材料。
[0022]该半导体芯片210可以是垂直功率半导体器件。在垂直功率半导体器件中，电流平行于垂直方向例如在高度(本文中还称作厚度)Dsub的方向上流动。在图2所示的实施例中，电流在方向225上或者垂直于该芯片210的主要主表面222/224流动。[0023]该半导体芯片210可以包括下列类型的器件:功率MOSFET (金属氧化物半导体场效应晶体管)、JFET(结型栅场效应晶体管)、IGBT(绝缘栅双极晶体管)、功率双极晶体管或功率二极管。在一个实施例中，该半导体芯片210包括多个功率器件或者不同器件的结合。可选择地，该半导体芯片210可以包括集成电路，该集成电路包括附加元件，诸如控制器件、电-光或电-机械电路或者甚至无源元件。在其它实施例中，该半导体衬底包括非功率垂直晶体管。
[0024]在一个实施例中，该半导体芯片210在垂直于该衬底220的主要表面222/224的方向上(例如在平行于通过该垂直功率器件的电流流动的方向上)包括等于或者大于IOOMPa的压缩应力。可选择地，该压缩应力等于或大于200MPa，或者等于或大于500MPa。这个量值和符号的应力在(一个或多个)功率器件210的电性能中产生了显著的改善。性能增强可以根据由于在关键器件区域中有效电子质量的应力诱导降低和电子散射的降低所导致的电子迁移率的增加而得出。所获得的性能增强可以反映在更高的器件速度和更低的功率损耗中。
[0025]在各种实施例中，该半导体芯片210是薄芯片。该半导体芯片210的厚度值(高度)Dsub可以是关于器件性能增强的重要的参数。该半导体芯片210的厚度值Dsub与通常在常规部件架构中发现的半导体衬底厚度值相比可以是小的。在许多实施例中，该半导体芯片210的厚度Dsub等于或者小于大约40 μ m。可选择地，半导体芯片210等于或小于30 μ m或者等于或小于20 μ m厚。在一些实施例中，该半导体芯片210的厚度在20μπι和40μπι之间。
[0026]在各种实施例中，该半导体芯片210是超薄芯片。该半导体芯片210的厚度值0-可以是仅仅几ym厚。例如，该半导体芯片210可以等于或小于10 μ m厚或者等于或小于5 μ m厚。在一些实施例中，该厚度Dsub在2μπ?与4μπ?或5μπ?之间。
[0027]该半导体芯片210可以包括形成在该半导体衬底220的第一(上部)主主要表面222上的端子或钝化层230。该钝化层230可以包括或者限定导电接触焊盘以及将该接触焊盘彼此绝缘的绝缘元件(未示出)。该接触焊盘可以由诸如铜或铝的高导电性金属构成并且可以包括金涂层。该接触焊盘是实现负载电流流动和信号传输的互连路径的部分。在一些实施例中，该半导体衬底220包括在该衬底220的顶表面222上具有源极接触焊盘(可选择地，漏极接触焊盘)和栅极接触焊盘的功率晶体管。
[0028]在一些实施例中，该半导体芯片210包括背面金属化(BSM)层240，该BSM层240设置在该半导体衬底220的背面224上。该BSM层(堆叠)240可以包括一个或者多个层，该一个或者多个层包括金属或者金属合金。例如，该BSM层240包括Cu/W/T1、Au/Cu/Cr、Al/T1、Al/TiW、Al/Ti/NiV 或 Al/Ti(W)/Cu/Sn/Ag。该 BSM 层(堆叠)240 的厚度或高度可以在大约50 μ m和大约100 μ m之间的范围中。可选择地，该BSM层240的厚度可以在大约50 μ m和大约200 μ m之间或者大约50 μ m至大约300 μ m的范围中变化。该BSM层240可以作为低电阻率接触。在一些实施例中，该BSM层240与功率MOSFET的源极区或者漏极区电接触。由于其高导热性，该BSM层240可以提供来自操作中器件的热消散。
[0029]该半导体芯片210安装在导电载体260上。在一些实施例中，所选择的载体260材料的CTE显著大于该半导体衬底220材料的CTE。在一些实施例中，该载体260的CTE可以是半导体芯片210的CTE的3或4倍。在其它实施例中，该载体的CTE是该芯片210的半导体材料的CTE的7倍，并且有时是10倍。
[0030]该芯片210可以安装在载体260(诸如金属引线框架)的中心部分262(“扁板(paddle) ”)上。该载体260可以是由呈现等于或大于15ppm/K的CTE的金属/合金制成的连续的板或薄片。例如，该引线框架可以包括铜(CTE:~17ppm/K)、黄铜(CTE:~20ppm/K)或铝(CTE:~23ppm/K)。可选择地，该载体260可以是金属涂覆的陶瓷板。在一个实施例中，该陶瓷板可以包括呈现等于或大于10ppm/K的CTE的陶瓷材料。例如，它可以包括氧化锆(CTE:~10.5ppm/K)或氧化镁(CTE:~13.5ppm/K)。该金属的或金属涂覆的陶瓷载体260的高度(本文中还称作厚度)Dem可以在大约50 μ m和大约2000 μ m之间变化。例如，该厚度Dcm可以是大约100 μ m至300 μ m,或大约200 μ m至大约500 μ m。可选择地，该厚度Dmct可以等于或大于大约500 μ m。
[0031 ] 在各种实施例中，该连接层250包括软焊料材料，诸如变化的Sn/Pb比率的Sn-Pb合金(例如，具有183°C的熔点的共熔Sn63Pb37)，或者具有Sn或Pb的Bi或Cd的合金，或者具有Pb和/或Sn和/或Ag的In合金。软焊料材料的熔点低于200°C，对于包括In或Bi的一些焊料合金，熔化温度可以仅在120°C左右。该软焊料材料250的高度(本文中还称作厚度)Dam可以在大约50 μ m和大约1000 μ m之间变化。例如,该厚度Dto可以是大约50 μ m至100 μ m,或大约50 μ m至大约200 μ m。可选择地,该厚度Dcbn可以等于或大于大约200 μ m。
[0032]在各种实施例中，该连接层250可以包括导电有机粘结膜或膏。这种膜/膏包括诸如聚酰亚胺、环氧树脂、环氧树脂/聚氨酯或聚酯树脂的基础聚合物、高装填量(在70体积％至85体积％之间)的金属纳米颗粒以及交联化合物。例如，该纳米颗粒可以包括Ag、Cu、Au或者镀Ag或镀Au的Ni。该膜或膏材料250的厚度Dam可以在大约50 μ m和大约2000 μ m之间变化。例如，该厚度Dam可以是大约50μπι至100μπι，或大约50 μ m至大约
200μ m。可选择地，该厚度Dam可以等于或大于大约200 μ m。
[0033]在一些实施例中，该连接层250可以包括诸如AuSn、CuSruAgSn或SnSb的扩散焊料材料的刚性层。扩散焊料材料包括锡或银，但是通常不包括铅。扩散焊料材料在等于或高于大约210°C的温度熔化，这意味着它们的熔点比软焊料材料的熔点高至少大约20°C。该扩散焊料材料的厚度Dam可以在大约1μm至大约20μm之间变化。可选择地，该扩散焊料材料的厚度Dam可以等于或小于大约10μm或大约5μm，例如在大约2μm至大约3μm之间，或在大约3 μ m至大约5 μ m之间。
[0034]在各种实施例中，薄功率半导体芯片210利用软焊料、粘结膜或粘结膏250附着至该载体260。在许多实施例中，该超薄功率半导体芯片210利用扩散接合连接层250附着至该载体260。该载体的厚度或高度Dem可以在大约10 μ m和大约1000 μ m之间变化。例如，该厚度Dcm可以是大约100 μ m至300 μ m,或大约200 μ m至大约500 μ m。可选择地，该厚度Dmct可以等于或大于大约500 μ m。
[0035]该组装的部件200进一步包括互连元件270、272，该互连元件270、272在端子层230中的接触焊盘与外围引线框架区264、266之间提供电连接性。该互连元件270、272可以是导线接合或预制造(例如，冲压出)的金属部分，所谓的线夹。较大直径的线夹和导线接合，通常从100μm到500μm变化,可以用于该电子系统的负载路径中的互连。具有12 μ m至50 μ m直径的Au导线可以用于信号互连。[0036]该电部件200包括密封剂280，密封剂280全部或部分地封闭该半导体芯片210、该载体260以及诸如导线接合270、272的互连。该密封剂280可以包括模制化合物，该模制化合物可以包括环氧树脂、聚酰亚胺、聚丙烯酸酯、聚亚安酯、聚砜或聚醚酰亚胺树脂。可选择地，例如，该密封剂280可以是层压材料或糊状顶部涂层。
[0037]在接下来的段落中，论述了在该半导体衬底220中包括压缩应力的封装的部件200的不同实施例。通常，来源于特定部件界面的应力的量值将会随着形成该界面的材料CTE中的差别增加以及随着导致该界面的形成的沉积/附着工艺的温度增加而上升。
[0038]关于该封装的部件200的特定架构结构，大多数(如果不是所有的)包括在该半导体衬底220之下的层中的材料可以呈现出比由(一个或多个)半导体衬底220材料采用的(一个或多个)CTE高(通常显著地高)的CTE。这适用于作为该背面金属化(BSM)层240的潜在材料选择的诸如Ti (CTE介于大约8.5至大约9.5ppm/K之间)和N1、Au、Cu或Al (具有在大约13ppm/K和大约23ppm/K之间变化的CTE)的金属。
[0039]可用于该连接层250的焊料材料通常呈现出等于或高于大约15ppm/K的CTE值。例如，共熔Au80Sn20具有大约16ppm/K的CTE并且共熔Sn63Pb37具有大约25ppm/K的CTE。
[0040]包括有机传导粘结剂的连接层250的CTE可以接近于或者高于大约20ppm/K。这种粘结膜或膏的平均CTE主要依靠于形成金属纳米颗粒(包括例如具有大约18ppm/K的CTE的Ag)的材料的CTE以及基础树脂化合物的CTE(例如，对于聚酰亚胺，≥大约25ppm/K，或者对于环氧树脂，≥大约50ppm/K)。
[0041]如前面提到的，常规金属载体260的CTE等于或者高于大约17ppm/K。可选择地，呈现高于大约10ppm/K的CTE的陶瓷载体材料是可用的。
[0042]在材料沉积之后的冷却阶段期间，所有上文提到的材料可以比被提出的半导体衬底220材料更强地收缩。因此，在该半导体衬底220之下的对应层可以全部有助于压缩应力散发进入该半导体衬底220。
[0043]可以关于图3-5更好地理解该部件200架构的单独元件的绝对厚度值和厚度比率的影响。这些图示出了关于通过在300°C硅层至铜层的接合而形成的双层中的应力的数据。因为硅的CTE低于铜的CTE，所以所论述的硅/铜双层组件可以被看做针对电部件组件(例如，组件200)的简化测试情况，该电部件组件包括覆在层堆叠上面的半导体衬底，该层堆叠包括具有比该半导体衬底的CTE高的CTE的材料。
[0044]图3示出了与在双层中的应力的变化有关的有限元仿真和分析计算数据的图表，该双层包括接合至250nm厚度的铜衬底的170nm厚的硅层。该有限元仿真示出了针对距硅/铜界面的距离的离散值的数据。该分析计算程序提供了针对这个距离的连续变化的数据。
[0045]两个应用的仿真方法供给了相同的结果。压缩应力(用负应力值指示)被预测为横跨整个铜衬底厚度发现。在该硅层中，随着距该硅/铜界面的距离的增加，压缩应力连续降级并且最终甚至转变为张力。对于硅和铜厚度的给定值，邻近于到铜的界面的硅区被明显压缩，而更远离铜的硅区被伸开。对于等于或低于40 μ m的硅厚度值，该仿真预测压缩应力等于或闻于200MPa。
[0046]在各种实施例中，(一个或多个)半导体CTE、( 一个或多个)连接层的CTE、( 一个或多个)背面金属化层CTE和/或(一个或多个)载体CTE的结合在该半导体衬底(或芯片)的整个厚度(高度)上提供了压缩应力。在某一实施例中，这些CTE的结合不提供张应力并且尤其是在该半导体衬底(或芯片)的顶表面处的张应力。在许多实施例中，如果该连接层厚度对该半导体衬底(或芯片)厚度的比率是1.5:1或2:1或2.5: 1，那么该半导体衬底是压缩的。在许多实施例中，如果该背面金属化层厚度对该半导体衬底(或芯片)厚度的比率是1.5:1或2:1或2.5: 1，那么该半导体衬底是压缩的。
[0047]图4和5提供了针对在300°C形成的硅芯片/铜引线框架界面的实验数据。图4示出了底表面处的应力并且图5示出了顶表面处的应力。硅厚度在ΙΟμπι和725 μ m之间变化，并且该引线框架的铜厚度在50 μ m和1000 μ m之间变化.[0048]与图3中所示的仿真数据一致，对于250μπι至1000 μ m的铜厚度范围，图4和5的实验数据证实了随着距硅/铜界面的距离的增加在该硅衬底中的压缩应力的适度降级并且最终转变至张应力。相比于该硅层，铜层越厚，发现压缩应力增加。对于250 μπι至1000 μ m的铜厚度范围，在该硅厚度是40 μ m或更低的情况下，横跨整个硅厚度测量到-300MPa或更高的压缩应力值。_300MPa的值是-1OOMPa的值的三倍，-1OOMPa被认为是在电器件中引起显著性能改善的最小应力值。
[0049]在更厚的硅层中压缩应力的形成变得更加困难，所述更厚的硅层变得更加难以通过来源于硅/铜界面的机械力而畸变。例如当将380 μ m的硅厚度与IOOOym的铜厚度结合时，发现在硅中的压缩应力相当低(仅大约40MPa)。在一些实施例中，由于可能不提供期望的电性能改善的张力和/或更低的应力，娃厚度不应当大于40 μ m或50 μ m。
[0050]图6图示了用于制作封装的部件600的方法的实施例，该封装的部件600包括具有压缩应力的垂直功率半导体部件。
[0051]在步骤605中，在半导体衬底(例如，晶圆)中或上制造一个或多个垂直器件。该垂直器件可以包括集成电路(1C)。步骤605代表涉及光刻、干法或湿法蚀刻、薄膜沉积、注入、化学机械抛光(CMP)和测量步骤的常规处理步骤的序列。
[0052]在步骤610中，该半导体衬底可选地被薄化。例如，通过磨削或研磨薄化该衬底。研磨工具采用包括磨料材料的液体，称作“浆”，磨料材料作用在暴露于浆的衬底表面上。磨削工具可以使用磨轮。可选择地，可以应用依靠化学侵蚀和机械磨蚀的结合的化学机械抛光(CMP)。例如，该半导体衬底被薄化下至40 μ m、30 μ m、20 μ m或10 μ m。
[0053]在步骤615中，在该半导体衬底的顶表面上形成包括电绝缘接触焊盘的端子(或钝化)层。可以应用与关于步骤605类似的技术。
[0054]在步骤620中，该半导体衬底临时胶合至支撑晶圆。该半导体衬底可以利用其顶表面胶合至该支撑晶圆。在该半导体衬底的背面上沉积背面金属化(BSM)层。该BSM层可以包括一个或多个金属或金属合金层。先前论述了材料选择和厚度范围的实施例。可以在该半导体衬底上溅射该BSM层。
[0055]溅射可以涉及由于在电场的影响下在低压氛围中创建的高能带正电离子的冲击而从负偏置靶(使用-300V或更大的偏置电压)的原子的喷射。经常应用磁控管系统来产生DC或RF电场，这两者都可应用于传导材料的溅射。溅射气体通常包括诸如Ar的惰性气体。从该靶喷射的材料被沉积作为在该衬底(诸如由硅或可选择的半导体材料制成的晶圆)上的薄膜。为了改善至该衬底的薄膜密度和薄膜粘结，该衬底通常被保持在大约200°C至大约400°C之间的温度。
[0056]通常，在沉积的薄膜内创建的应力可以包括两个分量:热应力和本征应力。如果沉积发生在升高的温度下并且所沉积的薄膜材料和将该薄膜设置于其上的材料的CTE值不同，那么热应力起作用。本征应力与所沉积的薄膜的微结构相关。本征应力可以是压缩的或张力的。如果沉积温度低于溅射材料的熔点(MP)的五分之一，那么本征应力可以变成对在溅射沉积的薄膜中产生的总体应力的重要贡献者。在实践中可以满足这个条件，尤其在铜(MP1083°C )或铝(MP660°C )层是BSM堆叠的部分的情况下。
[0057]本征压缩应力的产生通常归因于所谓的原子“喷砂(peening) ”机制，其中利用高能量核素的轰击在该所沉积的层中引起原子的更紧堆积。在溅射沉积的薄膜中的压缩本征应力可以通过到达衬底的金属和惰性气体离子的能量和/或通量的增加来促进。例如，这可以通过对该衬底施加负偏压或者通过在非常低的压力的状况中(例如，通过采用仅几mT的Ar压力)操作来完成。
[0058]在步骤625中，所处理的半导体衬底被分离成单独的芯片。例如，该半导体衬底可以通过锯或激光切割。
[0059]在步骤630中，在载体的顶表面处限定的区之上形成连接层材料(例如，传导层材料)。如先前已经论述的，该传导层可以包括焊料材料或者传导有机粘结材料。可以通过使用电镀、汽相沉积或蒸发溅射技术在整个载体表面上地毯式沉积来施加诸如AuSn、CuSn、CuSn或AgIn的扩散焊料材料。随后，使用采用高能量激光(Nd =YAG或准分子激光)的激光消融，或者通过随后是干法或湿法蚀刻的传统光刻法，可以完成从意图无焊料的载体区的焊料材料的选择性移除。
[0060]可选择地，应用诸如边缘屏蔽、喷涂或喷洒应用或者丝网印刷的技术可以选择性地沉积焊料膏材料。在炉中干燥或者通过应用热空气可以移除在该膏中残留的溶剂。随后，可以在大约100°C至大约250°C之间的范围中的温度下烘干/固化该焊料膏几分钟。
[0061]依赖于涉及的金属的性质和(一个或多个)重量比率，扩散以及软焊料材料的机械属性可以在每个组内广泛地变化。平均来说，扩散焊料材料比软焊料材料更硬。例如，Au80Sn20的杨氏模量是68GPa，然而Sn63Pb37的杨氏模量仅为41GPa。
[0062]可选择地，可以以所谓的预制件(即，粘结箔的预制造部分)的形式施加用作连接层的导电粘结材料。预制件的厚度可以在5μπι和50μπι之间变化。一些预制件包括UV敏感部件。这种材料在施加之后可以UV固化。依赖于该预制件厚度，该固化时间可以在大约Is至大约20s之间变化。对UV光并不敏感的预制件可以在大约130°C和大约160°C之间变化的温度被热固化。从而固化时间可以在大约20s和大约60s之间变化。
[0063]在步骤635中，将一个或多个芯片接合至该载体。第一芯片利用常规的拾放设备拾取并且放置在该载体上的预定义位置之上，该芯片的BSM覆盖侧面对该载体。芯片被准确对准并且然后接合至该预热的载体。在高容量的制造中，对于大量的芯片，通常重复拾取、放置以及芯片至载体接合。
[0064]接合温度依赖于设置在该载体上的连接材料的性质。在大约300°C和大约400°C之间变化的温度的热压缩接合可以应用于芯片至覆盖有扩散焊料材料的载体的附着。例如，对于Au75Sn25焊料接合的示例性处理条件是:焊料厚度1200nm、接合温度360°C、接合时间350ms、接合力3.3N/mm2、接合软延迟150ms、具有形成气体(85% N2+15% H2)氛围的接合通道的使用。再次在降低的氛围下，涉及软焊料材料的接合可以在大约220°C至大约240°C范围内的温度发生。[0065]可以在大约180°C和大约250°C之间的温度实施导电粘结膜或膏的接合。接合压力可以从大约IMPa变化至大约5MPa。接合时间可以在大约I和大约2分钟之间变化。接合温度可以可能被升高至低于该粘结材料的分解开始时的温度20°C。这可以改善粘结层的刚性并且降低其作为应力缓冲的有效性，应力缓冲缓和从管芯/载体接点散发至该半导体衬底中的应力。
[0066]在下一个步骤640中，互连元件被附着至部件接触焊盘和载体接触焊盘(例如，弓丨线框架外部焊盘)。用作互连的导线接合可以使用诸如超声波、热压缩或热超声接合的技术进行附着。在室温，超声波接合利用具有大约20kHz至大约60kHz的频率范围的超声波能量。超声波接合时间是20ms左右。在大约300°C和大约500°C之间的温度实施热压缩接合，每个导线接合施加15g至25g的接合负荷。热超声接合使用热、超声波能量和压力的结合。相比于热压缩接合，可以在较低的温度和较低的压力来实施热超声接合。从大约125V至大约150°C变化的温度以及在每导线接合0.5g至2.5g之间的接合负荷是足够的。
[0067]在步骤645中，全部或者部分地密封该载体以及(一个或多个)附着的部件和互连元件。密封材料可以包括模制化合物、层压材料或糊状顶部涂层。诸如压缩模制、传递模制、注射模制、功率或液体模制、分配或层压的密封技术可以被应用于用介电材料的密封。
[0068]在步骤650中，将密封的载体和(一个或多个)部件分离成单独的封装部件(单独的封装部件可以包括多于一个部件)。例如，可以从引线框架薄板冲压出单独的引线框架单元，或者通过锯或激光应用而将更大的载体板切割成较小的单元。
[0069]虽然已经详细地描述了本发明及其优点，但是应当理解在不脱离由所附的权利要求限定的本发明的精神和范围的情况下，本文中能够作出各种改变、替换和变化。
[0070]此外，本申请的范围不意图被限制于在说明书中所描述的工艺、机器、制造、物质的成分、装置、方法和步骤的特定实施例。如本领域普通技术人员将容易地从本发明的公开中意识到的，根据本发明可以利用与本文中描述的对应实施例执行实质上相同的功能或者完成实质上相同的结果的、现存的或者以后将被开发的工艺、机器、制造、物质的成分、装置、方法或步骤。因此，所附的权利要求意图在它们的范围内包括这种工艺、机器、制造、物质的成分、装置、方法或步骤。
【权利要求】
1.一种组装的器件，包括: 载体； 设置在该载体上的连接层，该连接层包括第一高度；以及 设置在该连接层上的芯片，该芯片包括第二高度， 其中该第二高度小于该第一高度。
2.根据权利要求1所述的组装的器件，其中该第二高度等于或小于40μ m并且其中该第一高度等于或大于40 μ m。
3.根据权利要求2所述的组装的器件，其中该连接层包括传导粘结膏。
4.根据权利要求2所述的组装的器件，其中该连接层包括传导粘结箔。
5.根据权利要求2所述的组装的器件，其中该连接层包括软焊料。
6.根据权利要求1所述的组装的器件，其中该第二高度等于或小于5μ m并且其中该第一高度等于或大于5 μ m。
7.根据权利要求6所述的组装的器件，其中该连接层包括扩散焊料层。
8.根据权利要求1所述的组装的器件，其中该连接层是背面金属化层(BSM)。
9.根据权利要求1所述的组装的器件，该芯片是包括压缩应力的垂直功率半导体器件。
10.根据权利要求1所述的组装的器件，其中该芯片包括碳化硅(SiC)。
11.一种封装的功率器件，包括: 引线框架； 设置在载体上的连接层； 设置在该连接层上的垂直功率半导体芯片，其中该垂直功率半导体芯片包括在整个高度上的压缩应力； 将芯片接触焊盘连接至该引线框架的引线的互连；以及 密封该垂直功率半导体芯片的密封体。
12.根据权利要求11所述的封装的功率器件，其中该压缩应力等于或大于lOOMPa。
13.根据权利要求11所述的封装的功率器件，其中该垂直功率半导体芯片等于或小于40 μ m0
14.根据权利要求13所述的封装的功率器件，其中该连接层包括软焊料层、传导粘结箔或传导粘结膏，并且其中该连接层包括等于或大于40 μ m的高度。
15.根据权利要求11所述的封装的功率器件，其中该垂直功率半导体芯片等于或小于10 μ m0
16.根据权利要求15所述的封装的功率器件，其中该连接层包括扩散焊料层，并且其中该扩散焊料层包括等于或小于10 μ m的高度。
17.根据权利要求11所述的封装的功率器件，其中该引线框架的CTE大于15ppm/K并且其中该功率半导体芯片的衬底的CTE在2ppm/K与7ppm/K之间。
18.—种制造半导体器件的方法，该方法包括: 将具有底部主要表面的垂直半导体器件放置在引线框架上；以及经由连接层将该半导体器件连接至该引线框架，从而在该半导体器件的整个高度上形成压缩应力，该连接层比该半导体器件厚。
19.根据权利要求18所述的方法，进一步包括在将该半导体器件放置在该引线框架上之前薄化该半导体器件。
20.根据权利要求18所述的方法，其中该垂直半导体器件是包括等于或小于40μ m的高度的垂直功率半导体器件。`
【文档编号】H01L21/60GK103855122SQ201310757085
【公开日】2014年6月11日 申请日期:2013年12月4日 优先权日:2012年12月4日
【发明者】R·奥特伦巴 申请人:英飞凌科技股份有限公司