厚的片上高性能布线结构的制作方法

厚的片上高性能布线结构的制作方法
【专利摘要】用于制造后段制程(BEOL)布线结构的方法、BEOL布线结构(10)、以及用于BEOL布线结构的设计结构。可以通过在电介质层(18)中形成第一接线(44、45)并且在无氧环境中对第一接线退火而制造BEOL布线。在对第一接线退火之后，形成与第一接线竖直对准的第二接线(60、61)。形成包括诸如聚酰亚胺的有机材料的最终钝化层(74)，其覆盖第二接线的整个侧壁。
【专利说明】厚的片上高性能布线结构
【技术领域】
[0001]本发明总体涉及集成电路制造，并且更具体地涉及在半导体芯片的后段制程(BEOL)工艺期间用于制造布线结构的方法、BEOL布线结构、以及用于BEOL布线结构的设计结构。
【背景技术】
[0002]BEOL布线结构用于向或者从集成电路的有源器件路由信号，以及向芯片上各个电路功能或者在芯片上各个电路功能之间提供功率。BEOL布线结构可以包括嵌入在电介质层堆叠中的布线以形成限定用于信号和功率的互连网络的金属化层堆叠。BEOL布线结构可以使用大马士革工艺制造，其中单独地形成金属化层。
[0003]片上电感器是在被设计为操作于高频的单片集成电路中所广泛采用的无源器件，诸如在无线通信装置中找到的那些器件。特别地，片上电感器可以用于射频集成电路(RFIC)，射频集成电路应用于诸如锁相环(PLL)发射器、压控振荡器(VCO)、阻抗匹配网络、滤波器等等。
[0004]片上电感器可以集成在BEOL布线结构的一个或多个金属化层中。片上电感器可以采用用于形成BEOL布线结构的标准半导体工艺步骤形成而无需引入额外的工艺步骤或额外的掩模。特别地，片上电感器可以包括设置在BEOL布线结构的一个或多个金属化层内的接线。
[0005]需要用于制造BEOL布线结构的改进方法，以及改进的BEOL布线结构和改进的用于BEOL布线结构的设计结构。

【发明内容】

[0006]在本发明实施例中，提供了一种用于制造后段制程布线结构的方法。方法包括在电介质层中形成第一接线以及在无氧环境中退火第一接线。在退火第一接线之后，形成与第一接线竖直对准的第二接线。方法进一步包括形成包括有机材料的最终钝化层，该最终钝化层覆盖第二接线的整个侧壁。
[0007]根据本发明的另一实施例，后段制程(BEOL)布线结构包括电介质层，在电介质层中的第一接线，与第一接线竖直对准的第二接线，以及包括有机材料的最终钝化层。最终钝化层覆盖第二接线的整个侧壁。
[0008]在本发明实施例中，在机器可读数据存储介质上编码硬件描述语言(HDL)设计结构。HDL设计结构包括当在计算机辅助设计系统中处理时产生后段制程(BEOL)布线结构的机器可执行表示的元件。HDL设计结构包括电介质层，在电介质层中的第一接线，与第一接线竖直对准的第二接线，以及包括有机材料的最终钝化层。最终钝化层覆盖第二接线的整个侧壁。HDL设计结构可以包括网表。HDL设计结构也可以作为用于交换集成电路的版图数据的数据格式驻留在存储介质上。HDL设计结构可以驻留在可编程门阵列中。【专利附图】

【附图说明】
[0009]包含在说明书中并且构成其一部分的附图示出了本发明的各个实施例，并且与如上所述的本发明的
【发明内容】
以及如下给出的【具体实施方式】一起，用于解释本发明的实施例。
[0010]图1至图5是根据本发明实施例的在工艺方法的连续阶段处一部分BEOL互连结构的截面图。
[0011]图4A是总体包括大体沿着线4-4截取的图4的截面图的顶视图。
[0012]图6是在半导体设计、制造和/或测试中使用的设计过程的流程图。
【具体实施方式】
[0013]参照图1以及根据本发明的实施例，后段制程(BEOL)互连结构10包括竖直布置在层堆叠中的多个电介质层12、13、14、15、16、17、18。连线或者接线20、21嵌入在主要地限定于电介质层12中的沟槽或凹槽中以作为导电特征。连线或接线22、23嵌入在主要地限定在电介质层14中的沟槽或凹槽中而作为导电特征。接线22、23分别通过电介质层12中的过孔插塞26、27而与接线20、21耦合。连线或接线24、25嵌入在主要地限定在电介质层16中的沟槽或凹槽中作为金属化层，并且分别与接线22、23耦合。接线24与接线22横向重叠，并且与接线22竖直对准。接线25与接线23横向重叠，并且与接线23竖直对准。
[0014]在代表性实施例中，接线22、23具有直接接触接线24、25的相应底表面30、31的相应顶表面28、29，以及由相应过孔插塞26、27直接接触的相应底表面38、39。表面28 —31与电介质层14的顶表面14a标称地共平面。接线24、25具有与电介质层16的顶表面16a标称地共平面的相应顶表面32、33。接线24、25也具有从底表面30、31竖直延伸至相应顶表面32、33并且在电介质层16的顶表面16a处终止的侧壁34、35。类似地，接线22、23具有从底表面38、39竖直延伸至顶表面28、29并且在电介质层14的顶表面14a处终止的侧壁36、37。
[0015]从顶表面28、29至底表面38、39测得的接线22、23的厚度或高度hi与电介质层14的厚度和侧壁36、37的高度相当。从顶表面32、33至底表面30、31测得的接线24、25的厚度或高度h2与电介质层16的厚度和侧壁34、35的高度相当。每个高度hl、h2可以大于或等于3微米(μ m),并且范围可以从3 μ m至5 μ m。
[0016]BEOL互连结构10可以包括两个(2)至十个(10)金属化层，每一个金属化层包括嵌入在一个或多个电介质层中的布线。不同金属化层的布线可以针对构成布线的节距和截面而尺寸呈现分级的比例因子。局部互连层(未示出)可以用于局部地耦合集成电路的有源器件。
[0017]BEOL互连结构10的每一个电介质层12 — 18可以包括本领域技术人员知晓的任何合适的有机或无机电介质材料以作为电绝缘体。候选的无机电介质材料可以包括但不限于二氧化娃(Si02)、氮化娃、掺氟娃玻璃(FSG)以及这些电介质材料的组合。备选地,一个或多个电介质层12 - 18可以包括具有比二氧化硅的介电常数(也即3.9)更小的相对介电常数或介电常数的电介质材料。候选的低k电介质材料包括但不限于有孔和无孔的旋涂有机低k电介质，诸如有机硅酸盐玻璃、富-氢碳氧化硅(SiCOH)、或碳化硅(SiC)、以及掺碳氧化物、以及这些和其他有机和无机电介质的组合。这些低k电介质材料可以操作以在芯片操作期间降低在整个BEOL互连结构10中的不期望的电容性耦合。可以通过热化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HPDCVD)、或者旋涂和固化来沉积电介质层12 - 18。
[0018]用于BEOL互连结构10的接线20 — 25和插塞26、27的候选的导电材料包括但不限于铜(Cu)、铝(Al)、这些金属的合金、类似钨(W)的其他类似材料、或者金属硅化物。可以通过例如电化学电镀或物理气相沉积(PVD)来沉积这些类型的金属。在一个实施例中，接线22 — 25包括铜。薄的导电衬层(未示出)可以分别包覆接线20 — 25和插塞26、27的一个或多个表面，以减轻构成导体扩散进入周围电介质材料以及可选地增强导体粘附性。作为代表性示例，薄的导电衬层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或者这些或其他导体的双层。种晶层可以施加至衬层以用于启动接线20 - 25的电化学沉积。
[0019]电介质层13、15、17成分上可以不同于电介质层12、14、16、18，并且可以比电介质层12、14、16、18更薄。因为不同的成分，电介质层13、15、17可以构成抛光停止层和/或刻蚀停止层。在一个实施例中，电介质层12、14、16、18可以是包括S12或FSG的薄膜，而电介质层13、15、17可以是包括Si3N4或SiC的薄膜，以及接线22 — 25可以是包括Cu的薄膜。
[0020]接线22、23和电介质层13、14限定了 BEOL互连结构10的金属化层，而接线24、25和电介质层15、16限定了 BEOL互连结构的另一金属化层。这些金属化层的每一个可以单独地由大马士革工艺的光刻、刻蚀、沉积和抛光技术特性形成。BEOL互连结构10形成在已经由前端制程(FEOL)工艺处理过的裸片或芯片(未示出)上，以制造包含器件结构的一个或多个集成电路。可以使用适用于集成电路制造的任何合适的半导体材料衬底或晶片制造
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[0021]通过使用大马士革工艺的传统的光刻和刻蚀操作特性对电介质层17、18的构成电介质材料图案化，在电介质层18中形成以沟槽40、41为代表的沟槽。沟槽40、41主要限定在电介质层18中。沟槽40、41可以是连续的并且互连以限定随后采用导体填充的凹陷特征，以形成诸如片上电感器的无源器件。备选地，沟槽40、41可以是不连续的，以使得随后填充沟槽40的导体与随后填充沟槽41的导体电隔离。
[0022]光刻工艺可以包括施加抗蚀剂层至电介质层18的顶表面18a，将抗蚀剂层暴露至通过光掩模投射的辐射，以及显影暴露的光刻胶以提供图案化的抗蚀剂层。图案化的抗蚀剂层包括针对沟槽40、41在预期位置处的开口。刻蚀工艺可以包括反应离子刻蚀(RIE)或湿法化学刻蚀，并且利用图案化的抗蚀剂层作为刻蚀掩模。形成沟槽40、41的刻蚀工艺可以停止在电介质层17上。刻蚀工艺可以采用不同的刻蚀化学剂而继续，以将沟槽40、41穿过电介质层17延伸至接线24、25的厚度。随后可以通过灰化或溶剂剥离而剥离抗蚀剂层。
[0023]沟槽40、41分别通向接线24、25的顶表面32、33。基本上竖直的侧壁40a、41a限定在电介质层18中并且分别约束沟槽40、41的边界。侧壁40a、41a可以分别与接线24、25的侧壁34、35标称地对准。沟槽40、41以小于或等于15 μ m的紧凑节距横向间隔开，以使得形成在沟槽40、41中的所得的接线44、45同样以相当的紧凑节距间隔开。刻蚀的沟槽40,41的深度可以大于或等于5 μ m。控制图案化抗蚀剂层的光刻工艺，以使得沟槽40、41从与顶表面16a正交的视角标称地复制了下层接线24、25的几何形状。
[0024]参照图2，其中相同附图标记表示图1中以及在后续制造阶段的相同特征，沉积了包括导体的导体层42。导体层42的厚度超过了电介质层18的厚度，以使得导体完全填充了沟槽40、41。导体层42可以包括铜(Cu)，尽管可以备选地选择其他合适的低电阻率金属和金属合金。在一个实施例中，导体层42包括铜。在每个沟槽40、41内，一部分导体层42接触了接线24、25的顶表面32、33。
[0025]可以通过传统的沉积工艺沉积导体层42，诸如电化学电镀或PVD。沟槽40、41的侧壁40a、41a可以由薄的导电衬层覆盖以包覆接线44、45(图3)，以用于抑制导体扩散进入周围的电介质材料。薄的导电衬层可以包括T1、TiN, Ta、TaN或这些或其他导体的双层。为了促进导体层42的电化学电镀，可以通过例如PVD在沟槽40、41的侧壁上施加种晶层。
[0026]执行提高温度的退火作为热处理，该热处理对于修改导体层42的性质是有效的。在提高温度的退火期间，可以加热导体层42以达到范围从250°C至425°C的温度，该温度维持范围从三十(30)分钟至270分钟的退火时间。在一个实施例中，在提高温度的退火期间导体层42的温度可以范围从375°C至400°C并且退火时间可以维持90分钟。
[0027]可以在退火炉内惰性环境中执行导体层42的提高温度的退火。惰性环境可以是无氧环境，这防止了氧化以及氧扩散进入导体层42中。在一个实施例中，提高温度的退火期间的惰性环境可以包括氮气(N2)。优选地，惰性环境是无还原气体(诸如氢气)的。
[0028]通过在无氧环境中提高温度的退火使得导体层42中多晶导体的晶粒再结晶。响应于源于提高温度的退火的再结晶，包括导体层42的导体的晶粒尺寸大于在所沉积状态下的晶粒尺寸。
[0029]参照图3，其中相同附图标记表示图2中以及在后续制造阶段的相同特征，通过平坦化工艺从导体层42限定连线或接线44、45，并且嵌入在电介质层18内。接线44、45具有与电介质层18的顶表面18a标称地共平面的相应顶表面46、47。在代表性实施例中,化学机械抛光(CMP)可以用作平坦化工艺以从电介质层18的顶表面18a去除导体层42的过量材料，并且相对于电介质层18的顶表面18a而平坦化接线44、45的顶表面。在平坦化之后，接线44、45驻留在沟槽40、41中作为导体层42的永久性残留物，并且电介质层18的顶表面18a没有导体层42的构成导体。驻留在接线44、45之间的一部分电介质层18将接线44与接线45电绝缘。
[0030]接线44、45分别与下层金属化层中的接线24、25耦合，并且分别与接线24、25以横向重叠关系而竖直对准。在代表性实施例中，接线44具有直接接触接线24的顶表面32的底表面48，以及接线45具有直接接触接线25的顶表面33的底表面49。接线44具有分别从底表面48延伸至顶表面46的侧壁50，以及限定在侧壁50与表面46、48交汇处的角部52a - 52d。接线45具有从底表面49竖直延伸至顶表面47的侧壁51，以及限定在侧壁51与表面47、49交汇处的角部53a — 53d。
[0031]接线44的一个侧壁50邻接或者靠近接线45的一个侧壁51，以便于以最近间距S展现最邻近的成对侧壁50、51。在一个实施例中，成对侧壁50、51可以相互平行对准。分隔了最邻近的侧壁50、51的间距S可以小于或等于约15 μ m。类似地，接线24、25的相邻的成对侧壁34、35和/或接线22、23的相邻的成对侧壁36、37也可以以间距S间隔开。
[0032]接线44、45的横向尺寸(例如长度和宽度)与刻蚀的沟槽40、41的横向尺寸相当。接线44、45的厚度或高度h3与已刻蚀沟槽40、41的深度以及电介质层18的厚度同样相当。接线44、45的高度h3可以大于或等于6 μ m,并且范围可以从6 μ m至10 μ m。接线44、45可以比接线22、23更厚和/或比接线24、25更厚。在BEOL布线结构10的上层金属化层中的接线22、24、44和接线23、25、45可以通俗的称作由厚接线大马士革工艺形成的厚接线结构。
[0033]导体层42的提高温度的退火修改了构成导体的晶粒形态，从而减小了材料中的应力，否则在后续高温处理期间将在接线44的侧壁50和角部52a — 52d以及接线45的侧壁51和角部53a - 53d上或附近形成应力。具体地，导体层42的提高温度的退火操作用于通过再结晶增大构成导体的晶粒尺寸。然而，导体层42的提高温度的退火并未改变接线44,45的形式、接合和功能。
[0034]预先提高温度的退火击败了后续热工艺使得接线44、45的导体再结晶的趋势，并且因此减小了后续热工艺可以诱导能够引发破裂或破碎的应力的可能性。由于不存在这种诱导的应力，可以在BEOL互连布线结构10中减小或者消除在接线44、45的边缘或角部52a — 52d、53a — 53d处或附近引发破碎或破裂，以及跟着发生的引起的破碎或破裂传播进入周围电介质材料中。
[0035]参照图4、图4A，其中相同的附图标记表示图3中以及在后续制造阶段的相同特征，覆盖层54、56被施加至电介质层18的顶表面18a。通过覆盖层54与顶表面18a分离的覆盖层56可以包括诸如二氧化硅(S12)的电介质材料，并且覆盖层54可以包括Si3N4。通过光刻和刻蚀工艺图案化覆盖层54、56。光刻工艺涉及施加抗蚀剂层，暴露抗蚀剂层至使用光掩模成像的辐射，以及显影已暴露的抗蚀剂层。刻蚀工艺可以是采用一种或多种刻蚀化学物(例如氟基刻蚀化学物)执行的RIE工艺，在预期用于额外接线的位置处去除了覆盖层54、56的材料。特别地，在覆盖层54、56中限定了去往接线44、45的开口，并且优选地从与顶表面18a正交的视角复制了接线44、45的几何形状。随后通过灰化或者溶剂剥离而剥离抗蚀剂层。
[0036]在覆盖层56上沉积导体层58作为毯式层。在一个实施例中，导体层58可以包括通过CVD沉积的铝(Al)。在另一实施例中，导体层58可以包括Al，并且可以进一步包括少量的其他金属，诸如I %或更少的原子浓度的Cu。导体层58的厚度可以大于4 μ m，并且范围可以从4μπι至6μπι。导体层58通过覆盖层54、56中的开口接触接线44、45，并且可以直接接触接线44、45的顶表面46、47。
[0037]在导体层42经受提高温度的退火之后由导体层58形成接线60、61。可以通过采用光刻和减式刻蚀工艺图案化导体层58而形成接线60、61。到最后，可以由在光刻工艺中图案化的临时掩模层(未示出)覆盖导体层58。在一个实施例中，临时掩模层可以是包括通过旋涂施加的牺牲有机材料的抗蚀剂层。光刻工艺涉及暴露光刻胶层至通过光掩模成像的辐射，以及显影已暴露的光刻胶层。减式刻蚀工艺，诸如RIE工艺(例如如果导体层包括铝则为氯基RIE工艺)，使用了刻蚀化学物去除导体层58的未被掩模覆盖区域并且停止在覆盖层56的材料上。在减式刻蚀工艺完成时，接线60、61呈现为源自导体层58的残留材料。
[0038]接线60、61分别与接线44、45竖直对准，以及分别具有与接线44、45的横向重叠关系。接线60、61具有分别接触了接线44、45的顶表面46、47的底表面62、63。接线60、61具有相应侧壁68、69,侧壁68、69相对于覆盖层56的顶表面56a竖直突出，并且在代表性实施例中，它们的底端部终止在覆盖层56的顶表面56a处。从底表面62、63至顶表面64、65测得的接线60、61的厚度或高度h4标称地等于导体层58的层厚度。接线60、61的高度h4可以大于或等于4 μ m，并且范围可以从4 μ m至6 μ m。侧壁68、69可以呈现为接线60、61的高度h4的至少90%。接线44、60和接线45、61的组合高度可以大于或等于10 μ m,并且范围可以从10 μ m至16 μ m。
[0039]接线22、24、44、60竖直布置在堆叠中，并且接线23、25、45、61同样竖直布置在位于横向邻近由接线22、24、44、60构成的堆叠的另一堆叠中。接线22、24、44、60的堆叠布置可以与接线23、25、45、61的堆叠布置相同。从与顶表面56a正交的视角，接线60可以具有与接线22、24、44、60相同的标称几何形状，并且接线61可以具有与接线23、25、45、61相同的标称几何形状。
[0040]在一个实施例中，接线22、24、44、60可以与接线23、25、45、61电隔离。因为电隔离，接线22、24、44、60和接线23、25、45、61可以例如用作独立的传输线以向或者从集成电路的有源器件路由信号，或者可以用作传输线以向芯片上各个电路功能或者在芯片上各个电路功能之间提供功率。
[0041]如图4A所示以及根据备选实施例，接线22、24、44、60和接线23、25、45、61可以布置为构成电感器70的相邻绕组。在该情形下，接线22、24、44、60与接线23、25、45、61电连续。在代表性实施例中，电感器70具有方形线圈几何形状，其中绕组具有螺旋型布置。然而，电感器的绕组可以具有备选的几何形状，诸如八边形线圈或圆形线圈。电感器70中多个单独绕组的数目范围可以从两个(2)至十个(10)，每个单独绕组包括类似接线22、24、44,60的接线堆叠。
[0042]参照图5，其中相同的附图标记表示图4中以及后续制造阶段相同的特征，最终钝化层74形成在覆盖层56的顶表面56a上以及在最后金属层的接线60、61上。最终钝化层74可以包括作为电绝缘体的有机材料，诸如聚合物或环氧树脂。在一个实施例中，最终钝化层74可以包括聚酰亚胺。在其他实施例中，最终钝化层74可以包括聚对二甲苯(例如聚对二甲苯一 N)或者苯并环丁烯(BCB)。最终钝化层74具有至少2.0的介电常数，这远大于在空气隙中空气的介电常数(1.0)。
[0043]可以通过采用旋涂沉积前驱物涂层、以及之后通过低温预烘培而形成最终钝化层74。接触开口可以形成为在键合焊盘的位置处的经预烘培的前驱物涂层中的窗口。如果前驱物涂层包括光敏有机材料(例如光敏聚酰亚胺)，则可以直接图案化和刻蚀前驱物涂层以形成接触开口。最终钝化层74是不含无机材料的，诸如二氧化硅或氮化硅。可以烘培前驱物涂层以提供最终钝化层74。最终钝化层74的顶表面76呈现为BEOL互连结构10的最高顶表面，并且不在顶表面76上添加无机材料的额外电介质层。
[0044]排他地包括有机材料的最终钝化层74覆盖了接线60、61的整个相应侧壁68、69。在一个实施例中，最终钝化层74覆盖了整个侧壁68、69。这与传统的最终钝化结构相反，其中接线60、61的侧壁68、69和顶表面由无机电介质材料(诸如二氧化硅或氮化硅)的一个或多个保形层所覆盖。接线60、61的整个侧壁68、69以及接线60、61的顶表面不具有这些无机材料。如果覆盖层54、56缺失，则侧壁68、69延伸在接线60、61的整个高度h4之上，并且最终钝化层74可以覆盖接线60、61的整个高度h4。
[0045]包括最终钝化层74的有机材料的机械性质不同于典型无机电介质材料(诸如用于钝化层中的二氧化硅或氮化硅)的机械性质。特别地，包括最终钝化层74的有机材料可以展现出比无机电介质材料更低的弹性模量和更高的泊松比，以使得最终钝化层74比较而言更软和刚性更小。作为示例，二氧化硅的特征为66-73GPa的弹性模量以及0.17的泊松比，而氮化硅特性为200至310GPa的弹性模量以及0.27的泊松比，以及聚酰亚胺特性为
2.5至3.2GPa的弹性模量以及0.35的泊松比。对于这些示例性材料而言，聚酰亚胺的弹性模量比二氧化硅或氮化硅的弹性模量的幅度小数个量级，并且聚酰亚胺的泊松比比二氧化硅或氮化硅的泊松比至少大30%。
[0046]从最终钝化层74中去除无机电介质层材料也消除了围绕最终金属层(接线60、61)的约束材料。轻微改变了接线60、61的尺寸最终金属层的接线60、61的热膨胀和收缩可以发生，而不会使得电介质层18和覆盖层54、56中的周围电介质材料破裂。具体地，最终钝化层74的硬度和刚性减小提供了柔性，其减小或者消除了在热循环期间接线60、61的角部或边缘处和附近引起破损和破碎。减小或者消除这些破裂和破碎与包含无机电介质层的最终钝化结构相比，具有相对较高弹性模量。如果减小或者不存在破裂或破碎启动，则这些破裂或破碎无法在启动之后传播进入电介质层18中的周围电介质材料中，并且覆盖层54、56将从已制造的BEOL互连布线结构10减少或者缺失。从最终钝化层74消除无机电介质材料也消除了与沉积无机电介质材料相关的热工艺处理步骤。
[0047]最终钝化层74用于保护芯片在测试和封装期间免受机械磨损，并且也用于提供对环境污染物的阻挡层。
[0048]如上所述的方法用于集成电路芯片的制造中。得到的集成电路芯片可以由制造者以原始晶片形式分发(也即作为具有多个未封装芯片的单个晶片)作为裸片或者以封装形式分发。芯片可以与其他芯片、分立电路元件和/或其他信号处理装置集成作为(a)诸如母板的中间产品或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他底端应用至具有显示器、键盘或其他输入装置以及中央处理器的高级计算机产品。其他类型最终产品可以包括蜂窝手机和无线装置。
[0049]图6是在半导体设计、制造和/或测试中使用的设计过程的流程图。图6示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程100的方块图。设计流程100包括用于处理设计结构或器件以产生上述以及图5中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程100处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括:用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
[0050]设计流程100可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设计流程100可能不同于用于设计标准组件的设计流程100，或不同于用于将设计实例化到可编程阵列(例如，由Altera? Inc.或Xilinx ? Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程100。
[0051]图6示出了多个此类设计结构，其中包括优选地由设计过程104处理的输入设计结构102。设计结构102可以是由设计过程104生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构102还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程104处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构102。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构102可以由设计过程104内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图5中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构102可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。
[0052]设计过程104优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图5中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构102)的网表106。网表106例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表106可以使用迭代过程合成，其中网表106被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表106可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
[0053]设计过程104可以包括用于处理包括网表106在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件108内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、84纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范110、特征数据112、检验数据114、设计规则116和测试数据文件118，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程104还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程104中使用的可能机械设计工具和应用的范围。设计过程104还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
[0054]设计过程104采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构102连同示出的部分或全部支持数据结构，从而生成第二设计结构120。设计结构120以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构102，设计结构120优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图5中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构120可以包括在功能上仿真图5中示出的器件的编译后的可执行HDL仿真模型。
[0055]设计结构120还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII (GDS2)、GLU OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构120可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图5中示出的器件或结构所需的任何其他数据。设计结构120然后可以继续到阶段122，例如，在阶段122，设计结构120:继续到流片(tape-out),被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。
[0056]上述方法用于集成电路芯片制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
[0057]在此借由示例但是并非限定的方式参照诸如“竖直的”、“水平的”的术语以建立参考的框架。在此使用的术语“水平的”限定为与半导体衬底的传统平面平行的平面，不论其真实三维空间朝向。术语“竖直的”涉及与如上所限定的水平方向垂直的方向。术语“横向”涉及在水平平面内的维度。
[0058]应该理解的是当元件描述为“连接”或者“耦合”至另一元件或者与另一元件“连接”或者“耦合”时，其可以直接连接至其他元件或者与其耦合，或者替代地，可以存在一个或多个插入元件。相反地，当元件描述为“直接连接”或者“直接耦合”至另一元件时，不存在插入元件。当元件描述为“间接连接”或者“间接耦合”至另一元件时，至少存在一个插入元件。
[0059]出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。
【权利要求】
1.一种制造后段制程布线结构的方法，所述方法包括: 在第一电介质层中形成第一接线； 在无氧环境中对所述第一接线退火； 在对所述第一接线退火之后，形成与所述第一接线对准的第二接线；以及 形成包括有机材料的最终钝化层，所述最终钝化层覆盖所述第二接线的整个侧壁。
2.根据权利要求1所述的方法，其中所述在第一电介质层中形成所述第一接线包括: 沉积所述第一电介质层； 在所述第一电介质层中刻蚀沟槽；以及 沉积导体层，所述导体层部分驻留在所述沟槽中以限定所述第一接线并且所述导体层覆盖所述第一电介质层的顶表面。
3.根据权利要求2所述的方法，其中进一步包括: 在退火之后，从所述第一电介质层的顶表面去除所述导体层，以使得相对于所述第一电介质层的顶表面平坦化所述第一接线的顶表面。
4.根据权利要求3所述的方法，其中通过化学机械抛光从所述第一电介质层的顶表面去除所述导体层。
5.根据权利要求1所述的方法，其中所述无氧环境包括氮气。
6.根据权利要求1所述的方法，其中以在250°C至425°C的范围内的温度对所述第一接线退火。
7.根据权利要求1所述的方法，其中所述第二接线被形成为与所述第一接线直接接触，所述第一接线由大马士革工艺形成，以及所述第二接线通过减式刻蚀形成。
8.根据权利要求1所述的方法，其中，所述形成与所述第一接线接触的所述第二接线包括: 在所述第一电介质层和所述第一接线的顶表面上沉积毯式导体层；以及 减式刻蚀所述导体层以限定所述第二接线。
9.根据权利要求8所述的方法，其中在形成所述最终钝化层之前，沉积并且减式刻蚀所述导体层。
10.根据权利要求1所述的方法，其中所述第一接线和所述第二接线包括不同导体。
11.根据权利要求1所述的方法，进一步包括: 在所述第一电介质层中形成第二接线。
12.根据权利要求11所述的方法，其中在所述第一电介质层中所述第一接线和所述第二接线以15微米或更小的节距距离横向间隔开。
13.根据权利要求1所述的方法，其中所述第一电介质层设置在第二电介质层上，并且所述方法进一步包括: 在所述第二电介质层中形成第一接线； 其中所述第二电介质层中的所述第一接线与所述第一电介质层中的所述第一接线竖直对准。
14.一种后段制程(BEOL)布线结构，包括: 第一电介质层； 在所述第一电介质层中的第一接线；与所述第一接线竖直对准的第二接线；以及 包括有机材料的最终钝化层，所述最终钝化层覆盖所述第二接线的整个侧壁。
15.根据权利要求14所述的BEOL布线结构，其中所述第二接线与所述第一电介质层中的所述第一接线直接接触。
16.根据权利要求14所述的BEOL布线结构，进一步包括: 在所述第一电介质层上的覆盖层， 其中所述第二接线的一部分延伸穿过所述覆盖层至所述第一接线，并且所述第二接线的所述侧壁终止于所述覆盖层的顶表面处。
17.根据权利要求14所述的BEOL布线结构，其中所述第一接线和所述第二接线包括电感器的绕组。
18.根据权利要求14所述的BEOL布线结构，其中所述第一接线和所述第二接线包括不同导体。
19.根据权利要求18所述的BEOL布线结构，其中所述第一接线包括铜，而第二接线包括招。
20.根据权利要求14所述的BEOL布线结构，其中所述第一接线具有大于或等于6微米的厚度，以及所述第二接线具有大于或等于4微米的厚度。
21.根据权利要求14所述的BEOL布线结构，其中所述有机材料包括聚合物或环氧树脂。
22.根据权利要求14所述的BEOL布线结构，其中所述有机材料包括聚酰亚胺、聚对二甲苯或苯并环丁烯。
23.根据权利要求14所述的BEOL布线结构，进一步包括: 在所述第一电介质层中的第二接线，所述第一电介质层中的所述第一接线和所述第二接线以15微米或更小距离横向间隔开。
24.根据权利要求14所述的BEOL布线结构，进一步包括: 第二电介质层，所述第二电介质层与所述第一电介质层具有堆叠关系；以及在所述第二电介质层中的第一接线，所述第二电介质层中的所述第一接线与所述第一电介质层中的所述第一接线竖直对准。
【文档编号】H01L21/00GK104040684SQ201380004855
【公开日】2014年9月10日 申请日期:2013年1月3日 优先权日:2012年1月6日
【发明者】E·C·库尼, J·P·甘比诺, 何忠祥, T·C·李, 刘小虎 申请人:国际商业机器公司