使用与串联连接的p型mos器件并联的串联连接的n型mos器件的双向开关的制作方法
【专利摘要】双向开关电路包括与共同源极端子串联连接的一对N型MOS器件，以及与共同源极端子串联连接的一对P型MOS器件。在包括开关电路的第一输入/输出(I/O)点与第一个N型器件的漏极连接且与第一个P型器件的漏极连接的配置中，串联连接的N型器件与串联连接的P型器件并联连接。并联配置还包括开关电路的第二I/O点与第二个N型器件的漏极连接且与第二个P型器件的漏极连接。
【专利说明】使用与串联连接的P型MOS器件并联的串联连接的N型MOS器件的双向开关
[0001]相关申请的交叉引用
[0002]本申请要求在35U.S.C.§ 119(e)下享有美国临时专利申请N0.61/613，269和美国临时专利申请N0.61/613，260的利益，这两个申请都递交于2012年3月20日，其全文的内容通过引用合并于此。
【背景技术】
[0003]两个NDM0S器件能够能够串联连接，以使它们的源极彼此连接且使它们的栅极彼此连接以形成NDM0S开关。两个PDM0S器件也能够串联连接，以使它们的源极彼此连接且使它们的栅极彼此连接而形成PDM0S开关。然而，从未使用串联连接的NDM0S和串联连接的PDM0S器件的组合来形成开关。这两种类型的串联连接没有结合成单个开关的原因在于，在常规的DM0S制造过程中，一种器件类型不得不使其源极与硅基板联接。例如，在P型硅基板中，每个NDM0S器件不得不使其源极与基板连接。类似地，在N型硅基板中，每个PDM0S器件不得不使其源极与基板连接。因此，需要多种工艺(例如，常规的NDM0S工艺加上常规的PDM0S工艺)来形成具有两种类型的串联连接的单个开关，这将是成本高且费时的。由于两种类型的串联连接不会一起使用，所以也没有将两种类型的串联连接的并联配置认为是可行的或实用的。
[0004]已经开发了允许DM0S器件的源极处于不同于基板的电位的新工艺，从而允许在同一工艺中两个NDM0S和PDM0S的串联连接。因此，有可能通过较低的花费来制造包括两种类型的串联连接的电路，诸如本发明的双向开关。
【发明内容】
[0005]在一个实施方案中，利用与一对串联连接的P型M0S器件并联连接的一对串联连接的N型M0S器件来形成双向开关。
[0006]在第二实施方案中，双向开关是一种包括与一对串联连接的PDM0S器件并联连接的一对串联连接的NDM0S器件的DM0S开关。依照第二实施方案的双向DM0S开关的一个优势在于，开关允许轨到轨操作，而无需使用电荷泵，例如，产生用于常规DM0S开关的栅极电压的电荷泵。为了支持轨到轨操作，电荷泵产生超过最大容许输入信号的供电电压，从而保持常规DM0S开关接通。按此方式使用电荷泵的缺点包括高的供电电流和慢的切换速度。本发明的DM0S开关避免了这些缺点。
【专利附图】
【附图说明】
[0007]图1示出了根据本发明的示例性实施方案的双向开关电路的示意图。
【具体实施方式】
[0008]本发明涉及一种利用与一对串联连接的P型M0S器件并联连接的一对串联连接的N型MOS器件来形成的双向开关。在一个实施方案中，M0S器件是DM0S器件。开关能够作为轨到轨开关而被操作，意味着开关的输入能够在正供电轨(LHI)的值和负供电轨(VSS)的值之间变化，而不会不利地影响开关操作。LHI和VSS未示于附图中并且表示产生开关输入的电路的电源。例如，LHI和VSS可以可为放大器电路供电，在输入发送到开关之前，放大器电路提升输入信号的电压电平。
[0009]图1示出了根据本发明的示例性实施方案的DM0S开关10的示意图。开关10包括一对串联连接的PDM0S器件mp29/mp30以及一对串联连接的NDM0S器件mn47/mn48。虽然结合两个M0S器件串联连接描述了示例性实施方案，多于两个的M0S器件也可以串联连接。然而，从制造成本和性能的视角看，多于两个串联连接的M0S器件的使用既不需要，也不一定是优选的。每个串联连接形成在输入/输出(I/O)点si与I/O点dl之间。mp29和mp30的源极连接在一起。mp29和mp30的栅极也连接在一起。类似地,mn47和mn48的源极连接在一起，mn47和mn48的栅极连接在一起。可以利用隔离工艺来形成DM0S器件mp29/mp30/mn47/mn48，其中在每个DM0S器件的硅基板中包括隔离区域以允许DM0S器件的源极区域处于与基板不同的电位，例如，处于LHI与VSS之间的任意电压。因为源极不再与基板电位关联，所以使得轨到轨操作可行。
[0010]开关10是双向的，意味着si和dl能够用于输入和输出。器件mp29/mp30/mn47/mn48是高压DM0S器件，适合于与电源电路以及在不超过常见于CMOS电路的电压下工作的其他电路一起使用。如图1所示，mp29和mn48的漏极在si处连接在一起。mp30和mn47的漏极在dl处连接在一起。通过这种方式，串联的DM0S器件并联地连接在开关10的输入和输出之间。
[0011]开关10还可以包括保护DM0S器件免于高压破坏的一个或多个保护器件。例如，开关10可以包括齐纳二极管d36/d37，其工作以分别限制mn47/mn48和mp29/mp30的最大栅极-源极电压(Vgs)。二极管d36连接在mn47/mn48的共同栅极与mn47/mn48的共同源极之间。二极管d37连接在mp29/mp30的共同栅极与mp29/mp30的共同源极之间。
[0012]通过器件mp29/mp30/mn47/mn48的各自的栅极输入来同时接通和关断器件mp29/mp30/mn47/mn48,能够操作开关10。mp29/mp30的栅极标记为“pgate”且mn47/mn48的栅极标记为“ngate”。还可以基于DM0S器件的共同源极处的信号来控制开关10。具体地，信号“midp”是从对应于mp29/mp30的共同源极的节点获得的，信号“midn”是从对应于mn47/mn48的共同源极的节点获得的。下面描述了 midp和midn的功能。
[0013]DM0S器件对栅极-源极电压Vgs有限制。最大容许Vgs电压根据用于制造DM0S器件的制造工艺而变化。在一个实施方案中，Vgs具有近似5.5V的最大容许电压。在图1的电路中，这意味着DM0S器件的栅极电压必须参考源极电压(midp和midn，它们的值将依据输入而变化)并且被控制从而将Vgs限制到最大容许电压。在开关10中，由于存在于DM0S器件内的固有寄生二极管，源极电压跟踪施加到DM0S器件的漏极(si或dl)的外部电压。对于NDM0S器件而言，阳极与共同源极(midn)连接，且阴极与mn48的si连接且与mn47的dl连接。对于PDM0S器件而言，阳极与漏极连接，漏极与mp29的si连接且与mp30的dl连接。PDM0S器件的二极管的阴极为共同源极(midp)。
[0014]根据一个实施方案,要接通PDM0S器件mp29/mp30, pgate必须为比midp低的最小值Vtp(PDM0S器件的阈值电压)以及比midp低的最大值5.5V。在相同的实施方案中，要接通NDMOS器件，ngate必须为比midn高的最小值Vtn (NDM0S器件的阈值电压)以及比midn高的最大值5.5V。如果器件的接通阈值电压Vt = Vtp = Vtn近似为1.2V，则DC栅极电压midp-5V可以用于安全地接通PDM0S器件，同时保持在Vgs的5.5V限值内。类似地，对于NDM0S器件，栅极电压midn+5V可用于安全地接通NDM0S器件。因此，漏极-源极电压Vds可以是高压(例如，Vds = 80V)，同时允许利用更低的电压(例如，Vgs = 5.5V)使开关10接通。
[0015]虽然Vgs的实际限值可以根据用于制造DM0S器件的工艺较高或较低，但是Vgs优选地保持以使其总是大致低于5.5V的最大值)。在上述实施方案中使用5VVgs的原因在于获得可能最低的导通电阻(Ron)。随着Vgs增加，Ron减小。因此，虽然1.2V是使器件接通的足够Vgs，但是因为Ron较高所以性能会显著下降，从而减小了传递到输出sl/dl的信号的量级。总之，因为midp/midn跟踪源极电压，栅极电压pgate/ngate需要跟踪midp/midn从而保持器件接通。
[0016]PDM0S器件mp29/mp30和NDM0S器件mn47/mn48可以同时接通或关断，即，全部四个器件在任意给定时间或者是都接通或者都关断。要关断器件，可以施加0V的Vgs，例如，通过将栅极与midp/midn联接。具体地，midp与pgate联接，midn与ngate联接。当开关10关断时,midp和midn很可能处于不同的电压(即,midp将是si或dl的最正电压,并且midn将是si或dl的最负电压)。
[0017]在之前的说明书中，已经参考本发明的具体示例性实施方案描述了本发明。然而，显而易见的是，可以对这些示例性实施方案进行各种修改和改变，而不偏离如随附的权利要求中阐述的本发明的较宽的精神和范围。例如，在上述的示例性实施方案中，使用DM0S器件，因为DM0S器件允许具有高的电源电压。因此，开关10特别适合于在涉及到使用高电压(例如，从LHI到VSS的80V的电压或者从si到dl的80V的电压)或者需要容错型开关的任何应用中使用。但是，在备选的实施方案中，可以使用CMOS器件(例如，N型M0S与P型M0S相结合)，而不使用DM0S器件。开关10还可以使用来替代低功率应用中的常规开关，因为其能够执行相同的切换功能。本文所描述的实施方案可以在构造组合中彼此组合地呈现。因此，应在示例性的意义而不是限制的意义上来考量说明书和附图。
【权利要求】
1.双向开关电路，包括: 一对N型MOS器件，其通过第一共同源极端子串联连接； 一对P型MOS器件，其通过第二共同源极端子串联连接；以及 并联配置，其包括: 所述开关电路的第一输入/输出(I/O)点，其与第一个所述N型器件的漏极连接且与第一个所述P型器件的漏极连接；以及 所述开关电路的第二 I/O点，其与第二个所述N型器件的漏极连接且与第二个所述P型器件的漏极连接。
2.如权利要求1所述的电路，其中所述MOS器件是CMOS器件。
3.如权利要求1所述的电路，其中所述MOS器件是DMOS器件。
4.如权利要求1所述的电路，其中所述MOS器件配置成同时接通和关断。
5.如权利要求1所述的电路，其中所述N型器件的栅极连接在一起，并且所述P型器件的栅极连接在一起。
6.如权利要求5所述的电路，其中控制作为从所述N型器件和所述P型器件的相应源极端子获得的信号的函数的所述N型器件和所述P型器件的栅极。
7.如权利要求5所述的电路，还包括: 齐纳二极管，其连接在所述P型器件的栅极和所述第二共同源极端子之间。
8.如权利要求5所述的电路，还包括: 齐纳二极管，其连接在所述N型器件的栅极与所述第一共同源极端子之间。
【文档编号】H01L29/747GK104303309SQ201380015118
【公开日】2015年1月21日 申请日期:2013年3月14日 优先权日:2012年3月20日
【发明者】D·埃亨尼, J·O·邓拉 申请人:美国亚德诺半导体公司