半导体器件制造方法

半导体器件制造方法
【专利摘要】本发明公开了一种半导体器件制造方法，消除了以下可能性，当薄膜被处理若干次时，在图案之上形成薄的光刻胶薄膜用作对准标记等，并且在处理步骤中从光刻胶薄膜暴露图案并且去除图案，以便于改进半导体器件的可靠性。用作对准标记等的图案是作为形成在半导体衬底之上导电薄膜中开口的线性沟槽，由此防止导电薄膜之上的光刻胶薄膜流向导电薄膜中的开口。
【专利说明】半导体器件制造方法
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要的于2013年6月25日提交的第2013-133074号日本专利申请的公开内容通过整体引用并入本文。

【技术领域】
[0003]本发明涉及半导体器件制造技术，并且更具体地涉及一种用于制造半导体器件的技术，其中在光刻或类似工艺中，检测作为形成在衬底之上的图案的标记并且检查标记的位置。

【背景技术】
[0004]已知的是光刻技术或刻蚀方法用于在半导体器件制造工艺中部分地去除形成在半导体衬底之上的薄膜并且对半导体沉底进行处理。当使用光刻技术时，例如在半导体衬底之上涂覆光刻胶薄膜之后，使用曝光装置通过光掩模将光刻胶薄膜部分地曝光以传送图案。随后，选择性去除受到照射的薄膜部分或者未受照射的薄膜部分，并且所得的光刻胶薄膜用作掩模以部分地刻蚀半导体衬底之上的薄膜，以便于执行图案化。
[0005]在以上工艺中，为了在曝光装置中确定光掩模相对于半导体衬底的位置，可以采用定位方法，其中观察作为在半导体衬底之上的图案的用于定位的对准标记。
[0006]用于检查通过图案化半导体衬底之上薄膜而形成的图案相对于下层半导体衬底是否存在未对准的一种方法是检查在每个图案化工艺期间制作的多个检查标记。
[0007]近年来，作为用作非易失性存储器单元的元件，使用氮化物薄膜用作电荷存储层的MONOS(金属氧化物氮化物氧化物半导体)非易失性存储器单元(下文中可以称作MONOS存储器)已经吸引了关注。作为MONOS非易失性存储器单元，除了具有单个晶体管结构的存储器单元之外，已经提出了具有含有选择栅极电极和存储器栅极电极的两个晶体管结构的分裂栅极存储器单元。
[0008]包括在半导体衬底之上相互相邻布置的分裂栅极MONOS存储器的选择栅极电极和存储器栅极电极由两者之间包括电荷存储层的绝缘薄膜电隔离。在MONOS存储器的操作中，电荷吸入或者排出电荷存储层以存储或者擦除信息。
[0009]第W02010/082389号PCT国际公开描述了当MONOS存储器和晶体管形成在半导体衬底之上时，通过部分地处理半导体薄膜而形成用于MONOS存储器的选择栅极电极，并且随后通过处理半导体薄膜的另一部分而形成用于晶体管的栅极电极。


【发明内容】

[0010]当半导体衬底被划切为单个半导体芯片时，例如，可以在其中完成切割的划片区域中形成如上所述的定位对准标记或检查标记。在该情形下，线性图案可以形成或者留在相对较大区域中，并且该图案可以用作标记以定位光掩模。然而，如果该线性图案稀疏地形成在半导体衬底之上的相对较大平面上，当光刻胶薄膜在稍后步骤中涂覆在半导体衬底之上时，在标记图案正上方的光刻胶薄膜比在密集形成栅极电极图案和其他图案的区域中的光刻胶薄膜更薄，并且光刻胶薄膜将堆积在线性标记图案旁边，从而形成厚光刻胶薄膜区域。
[0011]如果在该条件下执行刻蚀，因为在标记图案正上方的光刻胶薄膜较薄，所以该光刻胶薄膜部分可以通过刻蚀去除并且可以刻蚀从光刻胶薄膜暴露的图案。当检查用作标记的图案时，检测在图案的上表面与侧壁之间边界中的角部以识别图案的形状。因此，如果图案在上述刻蚀步骤期间受到切损，将无法精确地检测标记。这将引起光掩模定位精度下降的问题、以及难以检查形成在衬底之上的图案的位置的问题。这将导致半导体器件可靠性的退化。
[0012]本发明的上述和其他目的以及新颖特征将从该说明书中的以下详细说明以及附图更充分呈现。
[0013]以下简要概述将在本文中公开的本发明的主要方面。
[0014]根据本发明的一个方面，提供了一种半导体器件制造方法，其中处理在半导体衬底之上的第一区域和第二区域中制作的薄膜以在第一区域中形成沟槽，沟槽用作作为对准标记等使用的图案，并且在稍后步骤中，通过使用光刻技术的刻蚀工艺处理在第二区域中的薄膜。
[0015]根据本发明，可以改进半导体器件的可靠性。

【专利附图】

【附图说明】
[0016]图1是示出了根据本发明实施例的半导体器件制造方法的平面图；
[0017]图2是示出了根据实施例的半导体器件制造方法的截面图；
[0018]图3是示出了在半导体器件制造方法中在图2所示步骤之后步骤的截面图；
[0019]图4是示出了在半导体器件制造方法中在图3所示步骤之后的步骤的截面图；
[0020]图5是示出了在半导体器件制造方法中在图4所示步骤之后的步骤的平面图；
[0021]图6是示出了在半导体器件制造方法中在图4所示步骤之后的步骤的截面图；
[0022]图7是示出了在半导体器件制造方法中在图6所示步骤之后的步骤的截面图；
[0023]图8是示出了在半导体器件制造方法中在图7所示步骤之后的步骤的截面图；
[0024]图9是示出了在半导体器件制造方法中在图8所示步骤之后的步骤的截面图；
[0025]图10是示出了在半导体器件制造方法中在图9所示步骤之后的步骤的截面图；
[0026]图11是示出了在半导体器件制造方法中在图10所示步骤之后的步骤的截面图；
[0027]图12是示出了在半导体器件制造方法中在图11所示步骤之后的步骤的截面图；
[0028]图13是示出了在半导体器件制造方法中在图11所示步骤之后的步骤的截面图；
[0029]图14是示出了在半导体器件制造方法中在图12所示步骤之后的步骤的截面图；
[0030]图15是示出了在半导体器件制造方法中在图14所示步骤之后的步骤的截面图；
[0031]图16是示出了在半导体器件制造方法中在图15所示步骤之后的步骤的截面图；
[0032]图17是示出了在半导体器件制造方法中在图16所示步骤之后的步骤的截面图；
[0033]图18是示出了在半导体器件制造方法中在图17所示步骤之后的步骤的截面图；
[0034]图19是示出了在半导体器件制造方法中在图18所示步骤之后的步骤的截面图；
[0035]图20是示出了在半导体器件制造方法中在图19所示步骤之后的步骤的截面图；
[0036]图21是示出了在半导体器件制造方法中在图20所示步骤之后的步骤的截面图；
[0037]图22是示出了根据比较示例的半导体器件制造方法的平面图；
[0038]图23是示出了根据比较示例的半导体器件制造方法中步骤的截面图；
[0039]图24是示出了在半导体器件制造方法中在图23所示步骤之后的步骤的截面图；以及
[0040]图25是示出了在半导体器件制造方法中在图24所示步骤之后的步骤的截面图。

【具体实施方式】
[0041]接着，将参照附图描述本发明的优选实施例。在示出了优选实施例的所有附图中，由相同附图标记标注具有相同功能的元件，并且省略了对其重复描述。基本上，除非必要，将不再重复对实施例的相同或类似元件的描述。
[0042]在用于示出实施例的附图中，即便在平面图中也可以为了便于而使用影线。
[0043]该实施例关注如下技术，其中使用沟槽用作用于光掩模定位或图案定位检查的标记，以防止标记之上的光刻胶薄膜变薄，由此增强了标记的检测精度。
[0044]首先，将顺序地一步步参照图1至图21描述根据该实施例的用于制造具有非易失性存储器单元的半导体器件的方法。图2至图4、图6至图12、以及图14至图21是根据该实施例的半导体器件制造方法的步骤的截面图，各自示出了分裂栅极MONOS存储器，在外围电路区域中的MISFET (金属绝缘体半导体场效应晶体管)，以及用于从左至右形成检查标记的划片区域。具体地，在图2至图4、图6至图12、以及图14至图21的截面图中，从左侧示出了存储器区域1A、外围电路区域1B、以及划片区域1C。
[0045]图1、图5和图13是根据该实施例的在半导体工艺下的半导体器件的平面图。在图5和后续附图的平面图中，由影线表示围绕检查标记的半导体薄膜的图案。换言之，去除了在由影线所示区域之外其他区域中的半导体薄膜。在本发明中，在一些情形下，用于在光刻工艺中定位的对准标记的图案、以及用于检查形成在衬底之上栅极电极图案的图案将共同地称作检查图案或者检查标记。
[0046]图2至图4、图6至图12、以及图14至图21各自示出了在制造非易失性存储器装置的成对的存储器单元的步骤中存储器区域IA的截面图、以及在制造外围电路的η型低压MISFET的步骤中外围区域IB的截面图。下文中η型MISFET将简单称作nMIS。
[0047]在以下给出的截面图中，为了易于理解仅示出了非常少量的元件。然而实际上，在存储器区域IA中，密集的设置了如上所述的多个存储器单元，并且在外围电路区域IB中，不仅密集设置了多个低压nMIS而且也密集设置了多个低压pMIS和高压nMIS或高压pMIS。
[0048]首先，如图1和图2所示，在作为具有基本上圆形平面形状的半导体薄板(称作晶片)的半导体衬底SB的主表面上，形成沟槽型元件隔离区域STI以及由元件隔离区域STI所围绕的有源区域。更具体地，在半导体衬底SB的主表面上在给定位置形成隔离沟槽之后，在半导体衬底SB的主表面之上沉积诸如氧化硅薄膜的绝缘薄膜，并且通过抛光绝缘薄膜(例如通过CMP (化学机械抛光)方法)将绝缘薄膜嵌入在隔离沟槽中，以使得绝缘薄膜仅留在隔离沟槽中。由此形成了具有例如STI (浅沟槽隔离)结构的元件隔离区域STI。
[0049]尽管此处假设形成在半导体衬底SB的主表面上的元件隔离区域STI具有STI结构，但是元件隔离区域STI不限于此。例如，其可以具有LOCOS(局部硅氧化)结构。
[0050]如图1所示，元件隔离区域STI也在垂直于划片区域IC延伸方向的方向上形成在划片区域IC的两端处。划片区域IC定位以便于围绕在稍后步骤中将成为半导体芯片的区域(下文中称作芯片区域CP)。图1示出了沿着在平面图中为矩形的芯片区域CP的四个侧边之一延伸的划片区域1C。
[0051]在沿着半导体衬底SB的主表面的第一方向上以及在垂直于第一方向的第二方向上布置多个芯片区域CP。换言之，芯片区域CP布置为矩阵图案。沿着半导体衬底SB的主表面在第一方向或第二方向上延伸的划片区域IC布置为栅格图案。因此,在第一方向上延伸的划片区域IC在第二方向上布置在相邻芯片区域CP之间，并且在第二方向上延伸的划片区域1C(未示出)在第一方向上布置在相邻芯片区域之间。
[0052]此处在邻近芯片区域CP的划片区域IC内形成元件隔离区域STI。元件隔离区域STI沿着划片区域IC在划片区域IC的端部处延伸。此外，在划片区域IC中的元件隔离区域STI中，沿着元件隔离区域延伸方向而布置并且以规则间隔分开多个有源区域。该布置意在防止元件隔离区域STI的上表面通过在用于制作元件隔离区域STI的抛光步骤中凹陷而变得下凹。
[0053]图2中示出了沿图1的线A-A截取的划片区域IC的截面。图2中所示存储器区域IA和外围电路区域IB是芯片区域CP的一部分(参见图1)。
[0054]划片区域IC包括其中形成用于在光刻工艺中定位或者检查图案位置的标记的多个区域。下文中这些区域将简单称作标记区域。标记区域在划片区域IC延伸的方向上并排布置。图1中示出了标记区域TRl和TR2。每个标记区域布置在划片区域IC两端处的元件隔离区域STI之间。
[0055]在以上步骤中，元件隔离区域STI形成在划片区域IC的端部处，并且在标记区域TRl中形成环形图案ΡΤ0，环形图案PTO由元件隔离区域STI形成并且平面图中为矩形。具体地，由嵌入在半导体衬底SB的主表面中的沟槽中的元件隔离区域STI形成的图案PTO在平面图中具有矩形框状的形状。与此同时，由元件隔离区域STI形成的字符图案CRO形成在标记区域TRl中的半导体衬底SB的表面上。字符图案CRO例如是如图1所示的字符串“AST”。
[0056]接着，如图3所示，通过选择性地将P型杂质离子注入存储器区域IA中的半导体衬底SB中形成P阱(未示出)，以及类似地通过选择性地将P型杂质离子注入外围电路区域IB中的半导体衬底SB中形成P阱(未示出)。
[0057]接着，将例如B (硼)离子的P型杂质离子选择性地注入存储器区域IA中的半导体衬底SB中。因此在存储器区域IA中的半导体衬底SB中形成了用于在稍后步骤中将形成MONOS存储沟道的P型半导体区域(未示出)。类似地，通过将给定的杂质离子注入外围电路区域IB中的半导体衬底SB中而形成用于形成沟道的半导体区域(未示出)。
[0058]接着，通过氧化半导体衬底SB而在半导体衬底SB的主表面的每个区域中形成具有I至5nm的厚度的例如氧化硅的绝缘薄膜G0。
[0059]接着，如图4所示，通过CVD (化学气相沉积)方法在半导体衬底SB的主表面之上沉积例如非晶硅的导电薄膜PS1，并且随后通过离子注入方法将η型杂质掺杂进入存储器区域IA和外围电路区域IB的导电薄膜PSl中。导电薄膜PSl的厚度例如约为140nm。
[0060]接着，通过CVD方法或类似方法依次在导电薄膜PSl之上形成绝缘薄膜1和CA。在导电薄膜PSl和绝缘薄膜CA之间的绝缘薄膜1例如是氧化硅薄膜。绝缘薄膜CA由氮化硅、氧化硅、含氮氧化硅或碳化硅制成，并且其厚度例如是50nm。因此由导电薄膜PSl以及绝缘薄膜1和CA覆盖了在如图4所示划片区域IC中的元件隔离区域STI，也即图案PTO的上表面。
[0061]接着，如图5和图6所示，通过光刻技术和干法刻蚀技术对在存储器区域IA和划片区域IC中的绝缘薄膜CA和10、导电薄膜PSl以及绝缘薄膜GO进行图案化。因此，如图6所示，在存储器区域IA中形成了由导电薄膜PSl制成的选择栅极电极CGl和CG2以及由绝缘薄膜GO制成的栅极绝缘薄膜Gl。换言之，选择栅极电极CGl和CG2通过栅极绝缘薄膜Gl形成在半导体衬底SB之上。
[0062]存储器区域IA中的选择栅极电极CGl和CG2的栅极长度例如约为lOOnm。因为执行该刻蚀步骤使得光刻胶薄膜(未示出)覆盖了外围电路区域IB中的导电薄膜PS1，所以外围电路区域IB中的导电薄膜PSl保持未被处理。
[0063]在图5中，省略了图6所示的绝缘薄膜1和CA，对于稍后将参考的图13和图14而言同样省略了图6所示的绝缘薄膜1和CA。在平面图中，绝缘薄膜1和CA具有与在它们正下方的导电薄膜PSl几乎相同的图案。半导体衬底SB的上表面与被导电薄膜PSl覆盖的元件隔离区域STI的上表面之间的边界由虚线所示。影线指示了在半导体衬底SB之上的导电薄膜PS1。在图5中，未采用影线标记的区域相对于导电薄膜PSl凹陷。图6中示出了沿着图5的线A-A截取的划片区域IC的截面。
[0064]在图5中，由虚线示出了在划片区域IC两端处的元件隔离区域ST1、由元件隔离区域STI构成的表示字符串“AST”的字符图案CRO、以及由元件隔离区域STI构成的环形图案PTO。
[0065]接着，将描述存储器区域IA和划片区域IC中的导电薄膜PSl的部分去除。在该实施例中，通过依次沉积导电薄膜、绝缘薄膜和导电薄膜所形成的电容性元件，例如PIP (多晶硅绝缘体多晶硅)电容性元件可以形成在半导体衬底SB之上。在该情形中，通过参照图5和图6所述的刻蚀步骤处理导电薄膜PSl并且留在其中形成了电容性元件的区域中(未示出)。在其中形成了电容性元件的区域中的图案化的导电薄膜PSl用作电容性元件的下电极。
[0066]在划片区域IC中，通过上述刻蚀步骤部分地去除绝缘薄膜CA和10、导电薄膜PSl以及绝缘薄膜GO而形成多个沟槽或开口。由作为绝缘薄膜CA和10、导电薄膜PSl和绝缘薄膜GO中的开口的沟槽W构成的图案PTl是意在检查与图案PTO位置关系的图案。
[0067]图案PTl例如在平面图中具有矩形框的形状。具体地，导电薄膜PSl布置在由沟槽Wl构成的图案PTl的内部和外部，具有在平面图中在第一和第二方向上延伸的四个侧边。图案PTl在平面图中布置在环形图案PTO的内部。
[0068]如图5所示，沟槽W3形成在划片区域IC中作为边界，该边界将用于形成在上述检查中使用的检查标记的标记区域TRl和TR2与其他区域分隔开。标记区域TRl和TR2在平面图中均为矩形。沟槽W3在划片区域IC的每个端部处布置在标记区域TRl或TR2与元件隔离区域STI之间。沟槽W3也布置在标记区域TRl和TR2之间。简言之，标记区域TRl和TR2各自由沟槽W3围绕和限定，并且位于在划片区域IC两端处的元件隔离区域STI之间。
[0069]图案PTl形成在标记区域TRl中。标记区域TRl和TR2在划片区域IC延伸的方向上而并排布置，并且在相同方向上，除了标记区域TRl和TR2或TEG (测试基本群组)形成区域之外的其他标记区域并排布置。
[0070]作为用于在使用光刻技术的曝光步骤中相对于半导体衬底SB定位光掩模的对准标记的图案PT2形成在标记区域TR2中，与标记区域TRl相邻而在标记区域之间具有沟槽W3。与沟槽Wl类似，在与图案PT I相同的步骤中形成图案PT2，并且由在给定方向上延伸的多个沟槽W2构成。尽管在此给出了包括沟槽W2的区域的截面图，但是垂直于其延伸方向的每个沟槽W2的截面结构类似于图6中所示的沟槽Wl的截面结构。
[0071]图5中所示的图案PT2具有在标记区域TR2中例如在第二方向上并排布置、在第一方向上延伸的沟槽W2。此外，图案PT2具有在标记区域TR2中例如在第一方向上平排布置、在第二方向上延伸的沟槽W2。在该实施例中，标记区域TR2包括在第一和第二方向上延伸的沟槽W2。备选地，然而，标记区域TR2中的图案PT2可以具有在第一方向或者第二方向之一上延伸的沟槽，并且可以不具有在另一方向上延伸的沟槽。
[0072]在稍后将参照图7、图9、图11、图14至图16、以及图18所述的光刻工艺中，通过经过曝光装置观察图案PT2来检测图案PT2的位置和朝向，以便于确定光掩模相对于半导体衬底SB的位置，图案PT2具有垂直于如上所述它们延伸的方向布置的多个线性沟槽WZ0
[0073]如上所述，标记区域TRl中的图案PTl是用于检查的标记，其用于通过观察其与作为在稍后步骤中形成的图案的标记的位置关系，来检查形成在芯片区域CP中的图案之间是否存在未对准。此外，如上所述，标记区域TR2中的图案PT2用于确定在采用光刻技术的稍后步骤中光掩模的位置。
[0074]当观察(检查)图案PT1(PT2)时，通过检测在沟槽Wl (沟槽W2)的内侧壁与包括具有侧壁的导电薄膜PSl的层叠薄膜之间的边界中的角部，来识别图案的沟槽Wl (沟槽W2)。角部是包括导电薄膜PSl以及绝缘薄膜1和CA的层叠薄膜的上表面的边缘的角部。在检查图案PTl和ΡΤ2的步骤中，采用了其中使用显微镜观察标记的方法、或者其中通过采用红外线或激光照射而检测标记的方法。类似地，可以通过检测这种角部而识别由导电薄膜PSl覆盖的图案PTO的位置。
[0075]在此，为了使用构建在曝光装置等中的光学检查仪器精确地检测例如沟槽W2，重要的是在每个沟槽W2的侧壁正上方的角部基本上是方形的。如果角部受到切损并且部分地缺失或者轻微弯曲或为圆形，则将难以精确检测沟槽W2的位置。同样，为了检测沟槽Wl以检查形成的图案的位置，重要的是在沟槽Wl的侧壁正上方的角部基本上是方形的。
[0076]在图5的平面图中，角部存在于在沟槽Wl(沟槽W2)与导电薄膜PSl之间的边界中。由沟槽Wl构成的图案PTl在平面图中具有矩形环形的形状。具体地，沟槽Wl是在以岛状形式留下的导电薄膜PSl的边缘的环形角部与远离导电薄膜PSl并在其周围留下的另一导电薄膜PSl的边缘的环形角部之间的凹陷。沟槽W2均为线性沟槽。它们均为由导电薄膜PSl的环形角部所围绕的凹陷。
[0077]如图5所示，在每一个标记区域TRl和TR2中形成由导电薄膜PSl中的沟槽W4构成的字符图案CR1。字符图案CRO和CRl用于区分形成在划片区域IC中的不同标记区域。字符图案CRl表示例如字符串“AC”。因为沟槽Wl至W4是在包括绝缘薄膜CA和10、导电薄膜PSl和绝缘薄膜GO的层叠薄膜中的开口，所以半导体衬底SB的上表面暴露在沟槽Wl至W4的每一个的底部上。
[0078]在下文中对以下情形给出解释说明，其中半导体衬底SB的上表面如上所述部分地暴露在如图6所示存储器区域IA和划片区域IC中以及如图5所示划片区域中。薄的绝缘薄膜可以覆盖半导体衬底SB的上表面，薄的绝缘薄膜的厚度几乎等于绝缘薄膜GO的厚度。
[0079]图5示出了导电薄膜PSl覆盖了左侧和右侧芯片区域CP，而图6示出了导电薄膜PSl并未完全覆盖存储器区域IA中的芯片区域CP (图5)。
[0080]如上所述，图案PTl (PT2)由沟槽Wl (沟槽W2)构成，该沟槽通过刻蚀部分地去除包括导电薄膜PSl的层叠薄膜而形成。沟槽Wl (沟槽W2)的宽度、也即沿垂直于其纵向的方向的长度例如约为0.4 μ m。划片区域IC的宽度(也即其在垂直于其纵向方向的方向上的长度)例如约为80 μ m。在与划片区域IC的宽度方向相同的方向上的标记区域TRl的长度例如为10至50 μ m，并且在划片区域IC的纵向方向上的标记区域TRl的长度例如约为15至200 μ m。标记区域TR2的尺寸与标记区域TRl的尺寸相同。
[0081]因此，与标记区域TRl (TR2)的每个侧边的长度相比，沟槽Wl (沟槽W2)的宽度非常小。换言之，标记区域TRl中的图案PTl的面积小，并且标记区域TR2中的图案PT2的面积也小。具体地，在用于检查的标记区域TRl中，通过去除导电薄膜PSl形成的图案PTl的面积在平面图中小于导电薄膜PSl的面积。同样地，在用于检查的标记区域TR2中，通过去除导电薄膜PSl形成的图案PT2的面积在平面图中小于导电薄膜PSl的面积。
[0082]换言之，在用于定位光掩模的标记区域TR2以及在用于检查形成在半导体衬底SB之上的图案的位置的标记区域TRl中，其中去除了导电薄膜PSl的区域的面积小于其中布置了导电薄膜PSl的区域的面积。
[0083]接着，使用光学检查仪器检测图案PTO和PTl的位置。执行这个检测以检查相对于在选择栅极电极CGl和CG2下方的半导体衬底SB，选择栅极电极CGl和CG2是否处于所需位置。
[0084]如上参照图5和图6所述,使用与选择栅极电极CGl和CG2相同的光掩模在相同刻蚀步骤中形成图案PT1。此外，如参照图1所述，图案PTO是嵌入在形成于半导体衬底SB的上表面中的沟槽中的图案。因此，可以通过检测图案PTO和PTl的位置而检查选择栅极电极CGl和CG2以及元件隔离区域STI与在电极下方形成在半导体衬底SB的主表面中的有源区域之间的位置关系。
[0085]因此，可以检查在通过参照图5和图6所述工艺步骤制造的图案中相对于半导体衬底SB是否存在定位缺陷。如果通过上述检查发现了由于在可允许范围之外的图案定位误差而引起的缺陷，可以停止使用承载所讨论的图案的半导体衬底的半导体器件的制造，或者上述检查结果可以反馈至制造工艺以防止这种缺陷再次发生，以改进半导体器件的可靠性。
[0086]接着，如图7所示，通过光刻技术或干法刻蚀方法部分地去除绝缘薄膜CA。此时，去除了在外围电路区域IB中的绝缘薄膜CA。在用于选择栅极电极CGl和CG2的功率馈送区域(未示出)中，去除了在选择栅极电极CGl和CG2的上表面之上的绝缘薄膜CA。因此，在其中在稍后步骤中形成的接触塞耦合至选择栅极电极CGl和CG2的每一个的上表面的区域从绝缘薄膜CA暴露。如果形成PIP电容性元件，则去除了在其中形成电容性元件的区域中的导电薄膜PSl之上的绝缘薄膜CA。
[0087]此时，去除了从光刻胶薄膜(未示出)暴露的区域中的绝缘薄膜CA。因为执行以上刻蚀步骤使得光刻胶薄膜覆盖存储器区域IA和划片区域1C，所以并未去除在选择栅极电极CGl和CG2之上的绝缘薄膜CA。
[0088]尽管未示出，但是也去除了在图5所示的芯片区域CP正上方的绝缘薄膜CA、以及在与芯片区域CP的一侧相邻的划片区域IC的两端处的元件隔离区域STI。简言之，去除了在由沟槽W3(图5)所围绕区域之外的区域中的绝缘薄膜CA。然而，即使在芯片区域CP中，也留下了绝缘薄膜CA的一些部分，或者如在存储器区域IA中(图6)并未去除绝缘薄膜CA的一些部分。
[0089]在用于选择栅极电极CGl和CG2的功率馈送区域中，必需相对于选择栅极电极CGl和CG2精确地去除绝缘薄膜CA。原因是，如果未精确去除绝缘薄膜CA，则用于与选择栅极电极CGl和CG2的每一个的上表面上的接触塞耦合的区域的面积将太小，这可以使得选择栅极电极CG1(CG2)与接触塞之间的耦合的可靠性退化，并且引起接触电阻增大。此外，如果未精确去除绝缘薄膜CA，则在以上功率馈送区域中可以发生在稍后步骤中形成的存储器栅极电极与选择栅极电极CGl或CG2之间的短路。
[0090]为此原因,必需相对于选择栅极电极CGl和CG2精确去除绝缘薄膜CA。这意味着用于去除绝缘薄膜CA的光刻胶薄膜必需相对于选择栅极电极CGl和CG2精确地形成。因此，必需相对于选择栅极电极CGl和CG2精确地确定用于曝光光刻胶薄膜以传送图案的光掩模的位置。
[0091]为了调整光掩模的位置，在标记区域TR2(图5)中使用了作为对准标记的图案PT2。在光刻工艺中，使用设置在曝光装置中的光学仪器等检测图案PT2，其中放置了光掩模和半导体衬底SB并且在图案PT2与光掩模之间形成对准。因为图案PT2是通过与形成选择栅极电极CGl和CG2相同的刻蚀步骤形成的沟槽W2，所以可以通过使用图案PT2调整光掩模的位置而相对于选择栅极电极CGl和CG2形成光刻胶薄膜的所需的抗蚀剂图案，并且可以精确地去除绝缘薄膜CA。
[0092]接着，如图8所示，例如，在半导体衬底SB的主表面之上依次形成氧化硅的绝缘薄膜XB、氮化硅的电荷存储层CL、以及氧化硅的绝缘薄膜XT。通过热氧化或ISSG氧化形成例如具有I至1nm的厚度的绝缘薄膜XB，通过CVD形成例如具有5至20nm的厚度的电荷存储层CL，以及通过CVD或ISSG氧化形成例如具有4至15nm的绝缘薄膜XT。绝缘薄膜XB和XT可以由包含氮的氧化硅制成。绝缘薄膜XB、电荷存储层CL、以及绝缘薄膜XT构成了ONO (氧化物氮化物氧化物)薄膜CS。
[0093]假设在外围电路区域IB中的导电薄膜PSl之上的绝缘薄膜1与绝缘薄膜XB —致，因此在图8和图9中省略了在外围电路区域IB中的绝缘薄膜10。尽管图8和图9示出了 ONO薄膜CS完全填充了沟槽W3，但是ONO薄膜CS不必完全填充沟槽W3。
[0094]接着，在半导体衬底SB的主表面之上沉积用于形成存储器栅极的低电阻多晶硅的导电薄膜。通过CVD形成该导电薄膜，例如具有50至10nm的厚度。随后，通过光刻和干法刻蚀技术执行对该导电薄膜的各向异性干法刻蚀，以回蚀该薄膜。
[0095]因此，在存储器区域IA中，导电薄膜的侧壁S2以自对准方式形成在包括绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜、以及包括绝缘薄膜CA和1以及选择栅极电极CG2的层叠薄膜中的每个层叠薄膜的两个侧面上。
[0096]如果电容性元件形成在半导体衬底SB之上，则在电容性元件形成区域(未示出)中，由ONO薄膜CS覆盖下电极的上表面，并且由以上导电薄膜覆盖ONO薄膜CS的上表面。在以上刻蚀步骤中，如上所述刻蚀导电薄膜，使得由光刻胶薄膜部分地覆盖在ONO薄膜CS之上的导电薄膜以处理导电薄膜。因此，导电薄膜的上电极通过ONO薄膜CS而形成在下电极正上方。
[0097]此处，重要的是在电容性元件形成区域中，形成上电极使其相对于在已经形成选择栅极电极CGl和CG2的相同步骤(图6)中处理的导电薄膜PSl的下电极并非未对准。如果上电极并未与下电极对准，则在下电极和上电极之间通过ONO薄膜CS面向彼此的面积将变小，导致减小了电容性元件的电容值。
[0098]为此原因，当通过刻蚀形成上电极时，上电极必需相对于下电极精确地形成。因此，当形成用于以上刻蚀步骤中的光刻胶薄膜的抗蚀剂图案时，以参照图7如上所述相同方式使用图案PT2作为如图5中所示的对准标记而调整光掩模的位置。在此之后，执行曝光并且随后通过显影溶液部分地去除光刻胶薄膜以形成上述抗蚀剂图案。随后，通过使用光刻胶薄膜作为掩模执行刻蚀步骤而处理上述导电薄膜，以形成上电极。
[0099]接着，如图9所示，在存储器区域IA中，形成光刻胶薄膜RPl以便于部分地覆盖选择栅极电极CGl和CG2以及部分地覆盖侧壁S2。光刻胶薄膜RPl暴露了与选择栅极电极CGl的第一侧壁相邻的区域，并且覆盖了与选择栅极电极CGl的第二侧壁相邻的区域。类似地，光刻胶薄膜RPl暴露了与选择栅极电极CG2的第三侧壁相邻的区域，并且覆盖了与选择栅极电极CG2的第四侧壁相邻的区域。
[0100]至于相互平行延伸的选择栅极电极CGl和CG2的相对侧壁，选择栅极电极CGl的侧壁称作第一侧壁，而选择栅极电极CG2的侧壁称作第三侧壁。选择栅极电极CGl的与第一侧壁相对的侧壁称作第二侧壁。选择栅极电极CG2的与第三侧壁相对的侧壁称作第四侧壁。简言之，选择栅极电极CGl具有相互平行的第一和第二侧壁，而选择栅极电极CG2具有相互平行的第三和第四侧壁。
[0101]沿着第一和第三侧壁的侧壁S2从光刻胶薄膜RPl暴露，而沿着第二和第四侧壁的侧壁S2由光刻胶薄膜RPl所覆盖。光刻胶薄膜RPl是用于在稍后步骤中通过各向异性刻蚀部分地去除侧壁S2的掩模图案。
[0102]光刻胶薄膜RPl并未覆盖外围电路区域IB和划片区域1C，并且侧壁S2暴露在划片区域IC中。如果电容性元件形成在半导体衬底之上，则光刻胶薄膜RPl覆盖其中形成了电容性元件的区域，尽管未示出。
[0103]接着，如图10所示，使用光刻胶薄膜RPl (图9)作为掩模，通过诸如湿法刻蚀的各向异性刻蚀去除从掩模暴露的侧壁S2。在此之后，去除光刻胶薄膜RPl。因此，在存储器区域IA中，用于稍后将形成的存储器的η型MISQMl (图18)的存储器栅极电极MGl仅形成在包括绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜的一个侧面上，也即第二侧壁。
[0104]类似地，在存储器区域IA中，用于将稍后形成的存储器(图18)的nMISQM2的存储器栅极电极MG2仅形成在包括绝缘薄膜CA和1以及选择栅极电极CG2的层叠薄膜的一个侧面上，也即第四侧壁。这意味着存储器栅极电极MGl和MG2包括侧壁S2。存储器栅极电极MGl和MG2的每一个的栅极长度例如约为65nm。
[0105]接着，在存储器区域IA中，在包括绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜与存储器栅极电极MGl之间的区域、以及半导体衬底SB和存储器栅极电极MGl之间区域之外的其他区域中，通过刻蚀选择性去除了 ONO薄膜CS。此外在存储器区域IA中，在包括绝缘薄膜CA和1以及选择栅极电极CG2的层叠薄膜与存储器栅极电极MG2之间的区域、以及半导体衬底SB和存储器栅极电极MG2之间的区域之外的其他区域中，通过刻蚀选择性去除了 ONO薄膜CS。
[0106]在外围电路区域IB和划片区域IC中，在以上步骤中去除导电薄膜PS1、以及覆盖半导体衬底SB的ONO薄膜CS。因此导电薄膜PSl的表面暴露在外围电路区域IB中，并且包括绝缘薄膜CA和1和导电薄膜PSl的层叠薄膜暴露在划片区域IC中。
[0107]如果在区域(未示出)中形成电容性元件，则通过在用于形成电容性元件的区域中选择性刻蚀而去除ONO薄膜CS的除了在下电极和上电极之间的ONO薄膜CS。因此，形成了包括下电极和上电极的电容性元件，其中ONO薄膜CS是电容性绝缘薄膜或电介质薄膜，并且下电极由与选择栅极电极CGl和CG2在相同层中的导电薄膜PSl构成，以及上电极由与存储器栅极电极MGl和MG2在相同层中的导电薄膜构成。
[0108]换言之，电容性元件包括依次形成在半导体衬底SB之上的下电极、ONO薄膜CS、以及上电极。电容性元件包括例如用于电源电路的电荷泵电路，其供给比输入电压更高的电压。电荷泵电路可以通过使用开关等改变多个电容性元件的连接状态而增大电压。
[0109]此处，必需相对于选择栅极电极CGl和CG2精确地定位如上参照图9和图10所述用作刻蚀步骤中的掩模的光刻胶薄膜RP1。原因在于，如果并未精确定位光刻胶薄膜RP1，可以发生的是，并未完全去除在选择栅极电极CGl和CG2的每一个的一个侧壁上的侧壁S2，或者去除了在选择栅极电极CGl和CG2的每一个的另一个侧壁上的侧壁S2，也即未使存储器栅极电极MGl和MG2保持完整。
[0110]因此，为了相对于选择栅极电极CGl和CG2精确地调整光刻胶薄膜RPl的位置，以参照图7如上所述相同的方式，使用图案PT2作为如图5所示对准标记而调整用于曝光光刻胶薄膜RPl的光掩模的位置。在此之后，执行曝光，并且随后在使用光刻胶薄膜RPl作为掩模以部分地去除侧壁S2的上述刻蚀步骤之前，通过显影溶液部分地去除光刻胶薄膜RPl。通过如此方式使用对准标记调整光掩模的位置，防止了无法在所需位置中形成光刻胶薄膜RPI。
[0111]接着，如图11所示，在通过离子注入方法在外围电路区域IB中将η型杂质选择性掺杂进入导电薄膜PSl中之后，在半导体衬底SB之上涂覆光刻胶薄膜RP2。随后，通过曝光和显影从光刻胶薄膜RP2暴露外围电路区域IB中的导电薄膜PSl的一些部分、以及划片区域IC中的导电薄膜PSl的一些部分之上的绝缘薄膜CA。简言之，光刻胶薄膜RP2覆盖了存储器区域1Α，并且部分地覆盖了外围电路区域IB和划片区域1C。
[0112]在图11所示的划片区域IC的截面中，光刻胶薄膜RP2并未暴露绝缘薄膜CA。在图11中所示出的区域中，也即除了图5所示标记区域TRl和TR2之外其他标记区域，光刻胶薄膜RP2部分地暴露了划片区域IC中的绝缘薄膜CA。稍后将参照图13描述所述区域。
[0113]在所述标记区域中涂覆的光刻胶薄膜RP2中(图11中未示出)，形成了在平面图中类似于标记区域TRl中的图案PTl的矩形框形状的开口，并且绝缘薄膜CA暴露在开口的底部上。尽管图11中未示出，但是光刻胶薄膜RP2可以部分地暴露在划片区域IC中的每个端部处的元件隔离区域STI (图5)(也即沿着芯片区域CPl的一侧的元件隔离区域STI)正上方的导电薄膜PSI。
[0114]如图11所示，包括绝缘薄膜CA和1以及导电薄膜PSl的层叠薄膜覆盖了划片区域IC中的半导体衬底SB的几乎整个表面，并且在标记区域TRl或TR2中的图案PTl或PT2的面积与层叠薄膜相比非常小。因此，在如图11所示划片区域IC中，涂覆在半导体衬底SB之上的大部分光刻胶薄膜RP2并未流动并且保持在沟槽Wl内部以及及其正上方，并且光刻胶薄膜RPl大部分布置在导电薄膜PSl正上方。
[0115]在划片区域IC中在导电薄膜PSl正上方的光刻胶薄膜RP2的厚度，与在具有密集形成在半导体衬底SB之上的多个栅极电极的区域(诸如存储器区域1A)中位于选择栅极电极CGl和CG2正上方的光刻胶薄膜RP2的厚度相同。此外在划片区域IC中在导电薄膜PSl正上方光刻胶薄膜RP2的厚度，与在外围电路区域IB中在导电薄膜PSl正上方光刻胶薄膜RP2的厚度相同。
[0116]接着，如图12和图13所示，通过使用光刻胶薄膜RP2作为掩模通过干法刻蚀部分地去除外围电路区域IB中的导电薄膜PSl和绝缘薄膜G0，形成导电薄膜PSl的低压nMOS栅极电极GE以及绝缘薄膜GO的栅极绝缘薄膜G2。换言之，栅极电极GE通过栅极绝缘薄膜G2形成在半导体衬底SB之上。如图13所示，在以上步骤中，通过去除划片区域IC的标记区域TR3中的导电薄膜PS1，形成了暴露半导体衬底SB的上表面的作为沟槽W5的图案PT3。
[0117]在此之后，去除在半导体衬底SB之上的光刻胶薄膜RP2。栅极电极GE的长度例如约为10nm。
[0118]类似于图5和图6中所示作为沟槽Wl的图案PT1，在划片区域IC中的图案PT3是通过在划片区域IC的标记区域TR3中部分去除了包括绝缘薄膜CA和1以及导电薄膜PSl的层叠薄膜而形成的沟槽W5。在标记区域TR3中，由环形元件隔离区域STI构成的图案PTO形成在标记区域TRl中的半导体衬底SB的主表面中。简言之，标记区域TR3结构上与图5所示标记区域TRl相同。标记区域TR3中的图案PT3用于检查外围电路区域IB中的诸如栅极电极GE的图案的位置，如稍后所述。
[0119]尽管图12示出了外围电路区域IB中一个栅极电极GE，但是实际上多个栅极电极GE例如在栅极长度方向上并排布置。这些栅极电极GE不仅用于低压η型MISFET而且也用于低压P型MISFET。尽管附图示出了在存储器区域IA中的选择栅极电极配对CGl和CG2，但是实际上多个选择栅极电极密集地并排布置，并且存储器栅极电极形成为与每个选择栅极电极的一个侧壁相邻。
[0120]在此之后，使用光学检查仪器检测图案PTO和ΡΤ3的位置。通过如此，检查了相对于栅极电极之下的半导体衬底SB，栅极电极GE是否处于所需位置。
[0121]如参照图11、图12和图13所述，图案ΡΤ3是通过使用与栅极电极GE相同光掩模的相同刻蚀步骤形成的图案。此外，图案PTO是嵌入在半导体衬底SB的上表面中的沟槽中的图案。因此，可以通过检测图案PTO和ΡΤ3的位置而检查在栅极电极GE和元件隔离区域STI与形成在栅极电极之下的半导体衬底SB主表面中的有源区域之间的位置关系。
[0122]因此，可以检查通过如上参照图11、图12和图13所述工艺形成的图案相对于半导体衬底SB是否各自处于所需位置。如果通过上述检查发现由于在可允许范围之外的图案定位误差引起的缺陷，则可以停止使用具有所述图案的半导体衬底的半导体器件的制造，或者上述检查结果可以反馈至制造工艺以防止再次发生这种缺陷以及改善半导体器件的可靠性。
[0123]备选地，为了检查通过在参照图5和图6如上所述的步骤中处理导电薄膜PSl形成的选择栅极电极CGl和CG2与通过在参照图12和图13所述的步骤中处理导电薄膜PSl形成的栅极电极GE之间的位置关系，可以检查图案PTl (图5)和图案PT3(图13)以检测是否存在图案未对准。
[0124]在该情形下，图案PTl和ΡΤ3可以形成在除了标记区域TRl (图5)和标记区域TR3(图13)之外的其他标记区域中，以比较这些图案的位置。具体地，在通过参照图5和图6所述的步骤在其他标记区域中形成环形图案PTl之后，环形图案PT3可以通过参照图12和图13所述的步骤形成在其他标记区域中的环形图案PTl内部。
[0125]接着，尽管未示出，在通过CVD在半导体衬底SB的主表面之上沉积了具有约1nm厚度的例如氧化硅的绝缘薄膜之后，通过各向异性干法刻蚀回蚀绝缘薄膜。因此，在存储器区域IA中，侧壁(未示出)形成在与包括绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜的存储器栅极电极MGl相对的侧面上、以及存储器栅极电极MGl的侧面上。类似地，在存储器区域IA中，侧壁(未示出)形成在与包括绝缘薄膜CA和1以及选择栅极电极CG2的层叠薄膜的存储器栅极电极MG2相对的侧面上、以及存储器栅极电极MG2的侧面上。
[0126]在外围电路区域IB中，以上侧壁因此形成在栅极电极GE的两个侧面上。此外，侧壁形成在划片区域IC中的沟槽Wl和W3的侧面上。侧壁的间隔体长度例如约为6nm。由于形成了这些侧壁，在外围电路区域IB的低压nMIS形成区域中形成η型半导体区域的步骤中(稍后所述)，η型半导体区域的有效沟道长度增大，由此抑制了低压nMIS的短沟道效应。简言之，侧壁用作偏移间隔体。
[0127]如图14所示，形成了一端位于存储器区域IA中的选择栅极电极CGl的上表面上的光刻胶薄膜RP3，从而覆盖了存储器栅极电极MGl和选择栅极电极CGl的存储器栅极电极MGl侧边部分。另一端位于存储器区域IA中的选择栅极电极CG2的上表面上的光刻胶薄膜RP3覆盖了存储器栅极电极MG2和选择栅极电极CG2的存储器栅极电极MG2侧边部分。简言之，光刻胶薄膜RP3是在选择栅极电极CGl的第一侧壁与选择栅极电极CG2的第三侧壁之间形成开口并且覆盖其他区域的图案。
[0128]在此之后，使用选择栅极电极CGl和CG2以及光刻胶薄膜RP3作为掩模通过离子注入将η型杂质(例如As (砷))掺杂进入半导体衬底SB的主表面中，以在半导体衬底SB的主表面中以相对于选择栅极电极CGl和CG2自对准的方式形成η-型半导体区域EXD。
[0129]光刻胶薄膜RP3必需在选择栅极电极CGl和CG2的上表面正上方终止。为了在所需区域中形成η-型半导体区域EXD，光刻胶薄膜RP3必需相对于选择栅极电极CGl和CG2精确定位。
[0130]因此，以参照图7如上所述相同方式，使用图案ΡΤ2作为如图5所示对准标记来定位用于曝光光刻胶薄膜RP3的光掩模。在此之后，执行曝光，并且随后在使用光刻胶薄膜RP3作为掩模以形成η-型半导体区域EXD的上述离子注入步骤之前，通过显影溶液部分地去除光刻胶薄膜RP3。通过以如此方式使用对准标记调整光掩模的位置，防止了光刻胶薄膜RP3无法形成在所需位置处。
[0131]接着，如图15所示，在去除光刻胶薄膜RP3之后，形成了一端位于存储器区域IA中的选择栅极电极CGl的上表面上的光刻胶薄膜RP4，从而覆盖了选择栅极电极CGl的与存储器栅极电极MGl相对的一部分。另一端位于存储器区域IA中的选择栅极电极CG2的上表面上的光刻胶薄膜RP4覆盖了选择栅极电极CG2的与存储器栅极电极MG2相对的一部分。简言之，光刻胶薄膜RP4暴露了在选择栅极电极CGl的第二侧壁、以及选择栅极电极CG2的第四侧壁上的有源区域。此外，光刻胶薄膜RP4覆盖了外围电路区域IB和划片区域1C。
[0132]在此之后，使用选择栅极电极CGl和CG2、存储器栅极电极MGl和MG2以及光刻胶薄膜RP4作为掩模通过离子注入将η型杂质(例如As (砷))掺杂进入半导体衬底SB的主表面中，以在半导体衬底SB的主表面中以相对于存储器栅极电极MGl和MG2自对准方式形成η-型半导体区域EXS。
[0133]光刻胶薄膜RP4必需在选择栅极电极CGl和CG2的上表面正上方终止。为了在所需区域中形成η-型半导体区域EXS，光刻胶薄膜RP4必需相对于选择栅极电极CGl和CG2精确地定位。因此，以参照图7所述相同方式，使用图案ΡΤ2作为对准标记(图5)调整光掩模的位置。因此防止了光刻胶薄膜RP4无法形成在所需位置处。
[0134]尽管在该情形中在形成η-型半导体区域EXS之前形成了 η_型半导体区域EXD，但是替代地可以在形成η-型半导体区域EXD之前形成η-型半导体区域EXS。备选地，在注入η型杂质离子以形成η-型半导体区域EXD之后，可以通过离子注入将P型杂质(例如B (硼))掺杂进入半导体衬底SB的主表面中，以在比η-型半导体区域EXD更深区域中形成P型半导体区域。
[0135]如图16所示，在去除了光刻胶薄膜RP4之后，使用光刻胶薄膜(未示出)作为掩模通过离子注入将η型杂质(例如AsUi))掺杂到半导体衬底SB的主表面中，以在外围电路区域IB中半导体衬底SB的主表面中以相对于栅极电极GE自对准的方式形成η-型半导体区域XI。
[0136]此外，为了在所需位置形成η-型半导体区域XI，以上光刻胶薄膜(未示出)必需相对于栅极电极GE精确地定位。因此，以参照图7所述相同方式使用对准标记调整了光掩模的位置。
[0137]接着，如图17所示，例如，通过CVD在半导体衬底SB的主表面之上依次沉积氧化硅薄膜和氮化硅薄膜，并且通过各向异性干法刻蚀回蚀这些薄膜。因此，在存储器区域IA中，在包括包含绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜、ONO薄膜CS以及存储器栅极电极MGl的结构本体的两个侧面上形成了氧化硅和氮化硅薄膜的侧壁SW。类似地，在存储器区域IA中，在包括包含绝缘薄膜CA和1以及选择栅极电极CG2的层叠薄膜、ONO薄膜CS以及存储器栅极电极MG2的结构本体的两个侧面上形成了氧化硅和氮化硅薄膜的侧壁Sff0
[0138]同样地，在外围电路区域IB中，在栅极电极GE的两个侧面上形成侧壁SW。氧化硅薄膜的厚度例如为20nm，并且氮化硅薄膜的厚度例如25nm。为了便于理解，图17并未示出氧化硅和氮化硅薄膜，而是作为单层示出了每个侧壁SW，尽管其是这些薄膜的层叠。
[0139]接着，如图18所示，形成了覆盖划片区域IC的光刻胶薄膜RP5。在此之后，使用光刻胶薄膜RP5作为掩模通过离子注入将η型杂质(例如砷(As))掺杂到存储器区域IA和外围电路区域IB中的半导体衬底SB的主表面中。通过执行以上离子注入步骤，以相对于选择栅极电极CGl和CG2和存储器栅极电极MGl和MG2自对准方式在存储器区域IA中形成了 η+型半导体区域DI，以及以相对于低压nMIS栅极电极GE自对准方式在外围电路区域IB中形成了 η+型半导体区域Υ1。
[0140]因此，在存储器区域IA中形成了包括η-型半导体区域EXD和η+型半导体区域DI的漏极区域DR，以及包括η-型半导体区域EXS和η+型半导体区域DI的源极区域SR。此夕卜，包括η-型半导体区域EXl和η+型半导体区域Yl的源极/漏极区域SD形成在外围电路区域IB中。
[0141]在该步骤中，在存储器区域IA中形成包括选择栅极电极CG1、源极区域SR和漏极区域DR的用于选择的nMISQCl，以及包括选择栅极电极CG2、源极区域SR和漏极区域DR的用于选择的nMISQC2。此外，在存储器区域IA中形成了包括存储器栅极电极MG1、源极区域SR和漏极区域DR的用于存储器的nMISQMl，以及包括存储器栅极电极MG2、源极区域SR和漏极区域DR的用于存储器的nMISQM2。用于选择的nMISQCl和用于存储器的nMISQMl构成了分裂栅极MONOS存储器单元MCl，而用于选择的nMISQC2和用于存储器的nMISQM2构成了分裂栅极MONOS存储器单元MC2。
[0142]在外围电路区域IB中，形成了包括栅极电极GE和源极/漏极区域SD的低压nMISQl。
[0143]此外，为了精确地形成光刻胶薄膜RP5以便于覆盖划片区域1C，当形成光刻胶薄膜RP5的抗蚀剂图案时，在曝光步骤之前使用对准标记调整光掩模的位置。
[0144]接着，如图19所示，在存储器区域IA中，在存储器栅极电极MGl和MG2以及η+型半导体区域DI的上表面上形成硅化物层SI。在用于选择栅极电极CGl和CG2的功率馈送区域(未示出)中，在从绝缘薄膜CA和1暴露的选择栅极电极CGl和CG2的上表面上形成硅化物层SI。如果形成电容性元件，则硅化物层SI形成在上电极的上表面、以及在平面图中在并未重叠侧壁SW的区域中从上电极暴露的下电极的上表面上，尽管未示出。
[0145]在外围电路区域IB中，硅化物层SI形成在低压nMIS栅极电极GE的上表面、以及η+型半导体区域Yl的上表面上。通过硅化(自对准硅化)工艺形成硅化物层SI。例如，硅化镍或硅化钴用作硅化物层SI的材料。
[0146]硅化物层SI减小了硅化物层SI与形成在其之上的塞等之间的接触电阻。此外，在存储器区域IA中，硅化物层SI减小了存储器栅极电极MGl和MG2以及源极区域SR和漏极区域DR的电阻。在外围电路区域IB中，其减小了低压nMIS栅极电极GE的电阻、以及源极/漏极区域SD的电阻。
[0147]接着，如图20所示，通过CVD在半导体衬底SB的主表面之上沉积氮化硅薄膜ES作为绝缘薄膜。氮化硅薄膜ES用作用于制造接触孔(稍后描述)的刻蚀停止层。随后，在通过CVD沉积氧化硅薄膜IF作为绝缘薄膜之后，通过CMP平坦化氧化硅薄膜IF的上表面。因此形成了包括氮化硅薄膜ES和氧化硅薄膜IF的层间绝缘薄膜。
[0148]接着，如图21所示，在以上层间绝缘薄膜中形成多个接触孔CH，多个接触孔CH到达在漏极区域DR之上的硅化物层SI以及在源极/漏极区域SD之上的硅化物层SI。在用于选择栅极电极CGl和CG2的功率馈送区域(未示出)中，形成了到达从绝缘薄膜CA和1暴露的选择栅极电极CGl和CG2之上的硅化物层SI的接触孔CH。
[0149]在此之后，导电材料的塞嵌入在每个接触孔CH中。塞PC分别嵌入在接触孔中。
[0150]如果电容性元件形成在半导体衬底SB之上，则在接触孔CH中分别嵌入塞PC之前，在平面图中电容性元件的上电极和下电极并未重叠的区域中形成了到达上电极的上表面以及下电极的上表面上的硅化物层SI的接触孔CH，尽管未示出。
[0151]在图中未示出区域中，在接触孔CH中形成了耦合至源极区域SR和栅极电极GE的上表面的塞PC。
[0152]塞PC由层叠薄膜构成，层叠薄膜包括作为Ti(钛)和TiN(氮化钛)的层叠薄膜的相对较薄的阻挡层薄膜、以及由阻挡层薄膜包封的相对较厚的W(钨)或Al (铝)的导电薄膜。为了便于理解，图21示出了塞PC作为单层薄膜，尽管其具有如上所述层叠结构。
[0153]在此之后，通过CVD或类似方法在以上层间绝缘层之上形成层间绝缘薄膜L2，例如S1C薄膜。随后，通过光刻技术或干法刻蚀方法在层间绝缘薄膜L2中形成沟槽以暴露塞PC的上表面，并且随后在沟槽中形成基于Cu (铜)或Al (铝)的第一层布线M1，以使得完成了根据该实施例的半导体器件。在此之后，执行制造半导体器件的常规步骤以制造具有非易失性存储器的半导体器件。
[0154]接着，将参照图21描述根据该实施例的包括作为非易失性存储器的分裂栅极MONOS存储器的存储器单元MCl和MC2的结构。
[0155]如图21所示，存储器单元MCl和MC2相互线性对称。因此，下文中，将主要聚焦于存储器单元MCl的结构，有时将省略对存储器单元MC2、用于选择的nMISQC2和用于存储器的nMISQM2的结构的描述。
[0156]存储器单元MCl的漏极区域DR具有LDD (轻掺杂漏极)结构，其包括例如相对低浓度η-型半导体区域EXD，以及具有比η-型半导体区域EXD掺杂浓度更高的相对高浓度η+型半导体区域DI。存储器单元MCl和MC2的源极区域SR具有LDD结构，其包括例如相对低浓度η-型半导体区域EXS，以及具有比η-型半导体区域EXS的掺杂浓度更高的相对高浓度η+型半导体区域DI。η-型半导体区域EXD和EXS位于存储器单元MCI (MC2)的沟道区域侧上，并且η+型半导体区域DI以等于至η-型半导体区域EXD或EXS的距离远离存储器单元MC1(MC2)的沟道区域。
[0157]用于选择的nMISQCl的选择栅极电极CGl以及用于存储器的nMISQMl的存储器栅极电极MGl相互相邻位于在漏极区域DR和源极区域SR之间的半导体衬底SB的主表面之上。绝缘薄膜CA通过绝缘薄膜1布置在选择栅极电极CGl的上表面之上。
[0158]存储器栅极电极MGl布置为与包括绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜的一个侧面相邻，如侧壁。存储器栅极电极MGl并未形成在选择栅极电极CGl的第一侧壁上，而存储器栅极电极MGl形成为与选择栅极电极CGl的第二侧壁相邻。选择栅极电极CGl由例如η型低电阻多晶硅制成，并且选择栅极电极CGl的栅极长度例如是约80至120nm。存储器栅极电极MGl由第二导电薄膜构成，例如η型低电阻多晶硅，并且存储器栅极电极MGl的栅极长度例如是约50至lOOnm。
[0159]绝缘薄膜1例如是氧化硅薄膜。绝缘薄膜CA例如是氮化硅、氧化硅、含氮的氧化硅或含氮的碳化硅的绝缘薄膜，并且其厚度例如是约50nm。从半导体衬底SB的主表面算起的选择栅极电极CGl的上表面的高度例如是约140nm，以及从半导体衬底SB的主表面算起的存储器栅极电极MGl的上表面的高度比选择栅极电极CGl的上表面的高度更大约50nm。
[0160]例如硅化镍(NiSi)或硅化钴(CoSi2)的硅化物层SI布置在存储器栅极电极MGl的上表面上。硅化物层SI的厚度例如是约20nm。在分裂栅极非易失性存储器单元中，电压必需施加至选择栅极电极CGl和存储器栅极电极MG1，并且其操作速度主要取决于选择栅极电极CGl和存储器栅极电极MGl的电阻。因此，需要通过形成硅化物层SI降低选择栅极电极CGl和存储器栅极电极MGl的电阻。
[0161]另一方面，在有源区域中，硅化物层SI仅布置在存储器栅极电极MGl的上表面上，并且并未存在于选择栅极电极CGl的上表面上。即使娃化物层并未存在于有源区域中的选择栅极电极CGl的上表面上，也可以通过降低选择栅极电极CGl的导电薄膜的电阻来实现所需的操作速度。硅化物层SI也布置在源极区域SR或漏极区域DR的η+型半导体区域DI的上表面上。在图21中未示出的功率馈送区域中，硅化物层SI布置在选择栅极电极CGl的上表面上。
[0162]栅极绝缘薄膜Gl布置在选择栅极电极CGl与半导体衬底SB的主表面之间。栅极绝缘薄膜Gl例如由氧化硅制成，并且其厚度例如约为I至5nm。p阱(未示出)形成在栅极绝缘薄膜Gl之下的半导体衬底SB的主表面中。
[0163]存储器栅极电极MGl通过栅极绝缘薄膜(也即ONO薄膜CS)布置在选择栅极电极CGl的侧面上。将存储器栅极电极MGl与选择栅极电极CGl隔离开的ONO薄膜CS是包括绝缘薄膜XB、电荷存储层CL、以及绝缘薄膜XT的层叠薄膜。存储器栅极电极MGl通过ONO薄膜CS布置在半导体衬底SB之上。
[0164]电荷存储层CL例如由氮化硅构成，并且其厚度例如为约5至20nm。绝缘薄膜XB和XT由例如氧化硅构成，并且绝缘薄膜XB的厚度例如约I至10nm，而绝缘薄膜XT的厚度例如约4至15nm。绝缘薄膜XB和XT可以由含氮的氧化硅构成。
[0165]在该实施例中，具有俘获能级的绝缘薄膜用作电荷存储层CL。具有俘获能级的绝缘薄膜的一个示例是如上所述的氮化硅薄膜。然而，其并非限定于氮化硅薄膜，替代地其可以是介电常数大于氮化硅薄膜的高介电常数薄膜，诸如氧化铝薄膜(氧化铝)、氧化铪薄膜或者氧化钽薄膜。
[0166]在垂直于选择栅极电极CGl所延伸第一方向的第二方向上延伸的第一层布线Ml通过嵌入在接触孔CH中的塞PC耦合至漏极区域DR。
[0167]接着，将参照图21描述存储器单元MCl中的写入、擦除和读取。此处，“写入”定义为将电子注入ONO薄膜CS中，而“擦除”定义为注入空穴。
[0168]对于写入操作，采用了称作源极侧注入方法的热电子写入方法。在写入操作中，例如，0.7V、10V、6V、0V和OV分别施加至选择栅极电极CG1、存储器栅极电极MG1、源极区域SR、漏极区域DR、p阱(未示出)。因此，在选择栅极电极CGl和存储器栅极电极MGl之间的中间区域中、在源极区域SR和漏极区域DR之间的沟道区域中产生了热电子，并且注入ONO薄膜CS中。注入的电子由在电荷存储层CL的氮化硅薄膜中的陷阱俘获，以使得存储器单元MCl的阈值电压增大。
[0169]对于擦除操作，采用了使用沟道电流的热空穴注入擦除方法。在擦除操作中，例如0.7V、-8V、7V、0V和OV分别施加至选择栅极电极CG1、存储器栅极电极MG1、源极区域SR、漏极区域DR和P阱。因此在选择栅极电极CGl之下的P阱中形成了沟道区域。
[0170]因为高电压(7V)施加至源极区域SR，所以从源极区域SR延伸的耗尽层变得更接近用于选择的nMISQCl的沟道区域。结果，在沟道区域端部和源极区域SR之间的高电场加速了在沟道区域中流动的电子并且撞击离子化，由此产生了电子一空穴对。接着由施加至存储器栅极电极MGl的负性电压(一 8V)加速了空穴，以在注入ONO薄膜CS之前成为热空穴。注入的空穴由电荷存储层CL中陷阱俘获，以使得用于存储器的nMISQMl的阈值电压增大。
[0171]在读取操作中，例如，1.5V、1.5V、0V、1.5V和OV分别施加至选择栅极电极CG1、存储器栅极电极MG1、源极区域SR、漏极区域DR和P阱。换言之，施加至存储器栅极电极MGl的电压设置在写入状态下用于存储器的nMISQMl的阈值电压与在擦除状态下用于存储器的nMISQMl的阈值电压之间，以在写入状态和擦除状态之间区分。
[0172]在该实施例中，在单个半导体衬底之上形成了包括存储器单元MCl和MC2的非易失性存储器、用于外围电路的MISFET、以及用于检查的标记。通过处理相同的导电薄膜PSl (图4)形成了存储器单元MC1、MC2的选择栅极电极CGl和CG2，以及外围电路区域IB中的低压nMISQl的栅极电极GE。在该情形下，首先形成选择栅极电极CGl和CG2，并且随后在形成栅极电极GE之前形成了 ONO薄膜CS和存储器栅极电极MGl和MG2。
[0173]接着，将参照示出了比较例的图22至图25解释说明根据该实施例的半导体器件制造方法的有益效果。图22是根据比较示例的半导体器件制造工艺的平面图，而图23至图25是半导体器件制造工艺的截面图。
[0174]在到目前为止所述实施例中，用于在光刻工艺中调整光掩模位置的对准标记、或者用于检查形成在衬底之上的诸如栅极电极的图案的位置的检查标记是通过部分去除薄膜而形成的沟槽。另一方面，另一方法是可能的，其中对准标记或检查标记并非线性沟槽，而是与栅极电极类似的线性薄膜图案。
[0175]接着将描述根据比较示例的半导体器件制造工艺，其中去除了标记区域中大多数薄膜并且剩余薄膜的线性图案用作检查标记。在比较示例中，如在以上实施例中，在通过处理给定的导电薄膜在存储器区域中形成选择栅极电极之后，进一步处理导电薄膜以在外围电路区域中形成MISFET栅极电极。
[0176]在比较示例中，首先执行参照图1至图4先前所述的步骤。具体地，如图1所示，在半导体衬底SB的主表面中形成包括图案PTO的元件隔离区域STI，并且随后如图4所示，在半导体衬底SB之上依次形成绝缘薄膜G0、导电薄膜PSl、以及绝缘薄膜1和CA。
[0177]接着，如图22和图23所示，处理在存储器区域IA和划片区域IC中的绝缘薄膜CA和10、导电薄膜PSl以及绝缘薄膜G0，以在存储器区域IA中形成选择栅极电极CGl和CG2以及栅极绝缘薄膜G1，并且在划片区域IC中形成导电薄膜PSl的图案PTla。图23中示出了沿着图22的线B-B截取的划片区域IC的截面图。
[0178]如图22所示，在划片区域IC中标记区域TRla中，在平面图中在图案PTO内部形成了导电薄膜PSl的环形图案PTla。在划片区域C中标记区域TR2a中形成图案PT2a，其中在一定方向上延伸的多个导电薄膜PSl布置在垂直于该一定方向的方向上。由导电薄膜PSl覆盖了在如图22所示划片区域IC的两个端部处的芯片区域CP和元件隔离区域STI。在标记区域TRla和TR2a之间的导电薄膜PSl留下作为边界以在这些标记区域之间区分。
[0179]以上步骤对应于参照图5和图6先前所述的步骤。换言之，图案PTla是用于检查与图案PTla同时形成的选择栅极电极CGl和CG2的图案相对于半导体衬底是否位于所需位置的检查图案。图案PT2a是用于在以上步骤之后的光刻步骤中确定光掩模的位置的图案。
[0180]因此，在平面图中，图案PTla具有类似于图5所示图案PTl的矩形环形形状，并且图案PT2a具有类似于图5所示图案PT2的线性形状。图案PTla(PT2a)的宽度与图案PTl (PT2)的宽度相同，并且标记区域TRla(TR2a)的尺寸与标记区域TRl (TR2)相同。然而，在比较示例中的标记区域TRla和TR2a结构上不同于标记区域TRl和TR2。
[0181]更具体地，在根据图5和图6所示制造工艺下的半导体器件中，检查图案PTl和PT2是作为线性开口的沟槽Wl和W2，该线性开口通过部分地去除在标记区域TRl和TR2中包括导电薄膜PSl和绝缘薄膜1和CA的层叠薄膜而形成。因此，标记区域TRl (TR2)的大部分保持由导电薄膜PSl覆盖，因此在标记区域TRl (TR2)中，由部分地去除导电薄膜PSl形成的作为检查图案PTl (PT2)的沟槽W1(W2)的面积小于在平面图中的导电薄膜PSl的面积。
[0182]另一方面，在如图22和图23所示的比较示例中，检查图案PTla和PT2a是层叠薄膜的线性图案，其通过部分地去除在标记区域TRla和TR2a中包括导电薄膜PSl和绝缘薄膜1和CA的层叠薄膜而留下。因为图案PTla(PT2a)的宽度与标记区域TRla (TR2a)的一个侧边相比非常小，所以在平面图中沿一方向延伸的线性图案PTla(PT2a)的面积与在平面图中标记区域TRla (TR2a)的面积相比非常小。
[0183]在标记区域TRla(TR2a)中，其中去除了导电薄膜PSl的区域的面积大于在平面图中检查图案PTla的导电薄膜PSl的面积，并且标记区域TRla(TR2a)的大部分从导电薄膜PSl暴露。
[0184]如上所述，尽管在该实施例中图案PTl和PT2分别是沟槽Wl和W2，但是在比较示例中图案PTla和PT2a是剩余薄膜的线性图案。
[0185]接着，观察在标记区域TRla(图22)中图案PTO和PTla以检查它们的位置关系，以便于找到与标记区域TRla(图23)同时形成的选择栅极电极CGl和CG2的位置是否存在未对准。
[0186]接着，执行参照图7至图10如前所述的相同步骤。具体地，在去除了外围电路区域IB (图23)的绝缘薄膜CA之后，存储器栅极电极MGl (MG2)通过ONO薄膜CS (图10)形成在选择栅极电极CGl (CG2)的一个侧面上。当执行参照图7至图9所述的光刻步骤时，使用图案PT2a作为如图22所示的对准标记来调整光掩模的位置。
[0187]接着，如图24所示，在通过离子注入将η型杂质选择性掺杂到外围电路区域IB中的导电薄膜PSl中之后，在半导体衬底SB之上涂覆光刻胶薄膜RP6。随后，通过曝光和显影从光刻胶薄膜RP6暴露在外围电路区域IB中的导电薄膜PSl的一部分、以及在划片区域IC中的导电薄膜PSl —部分之上的绝缘薄膜CA。换言之，光刻胶薄膜RP6覆盖了存储器区域1Α，并且部分地覆盖了外围电路区域IB和划片区域1C。该步骤对应于参照图11所述的步骤。
[0188]在如图24所示划片区域IC的截面图中，光刻胶薄膜RPl并未暴露绝缘薄膜CA。在图24并未示出的区域中，也即除了图22所示标记区域TRla和TR2a之外的标记区域，光刻胶薄膜RP6部分地暴露了划片区域IC中的绝缘薄膜CA。在图中未示出的标记区域中所涂覆光刻胶薄膜RP6中，形成类似于标记区域TRla中图案PTla的在平面图中的矩形环形开口，并且绝缘薄膜CA暴露在开口的底部上。
[0189]如图22至图24所示，在半导体衬底SB的主表面之上除了其中形成图案PTla或者留下层叠薄膜的区域之外去除了包括绝缘薄膜CA和1以及导电薄膜PSl的层叠薄膜。简言之，在标记区域TRla中(图22)，图案PTla的面积远小于其中去除了层叠薄膜的区域的面积。
[0190]因此，在比较示例中的划片区域IC中，因为通过参照图22和图23所述步骤去除了包括导电薄膜PSl的层叠薄膜，所以暴露了在标记区域TRla中的半导体衬底SB的主表面的大部分。在该情形下，当涂覆光刻胶薄膜RP6(图24)以覆盖标记区域TRla中的层叠薄膜的图案PTla时，在涂覆步骤中，流体光刻胶薄膜RP6流入在划片区域IC中图案PTla的层叠薄膜旁边的大开口中，并且驻留在此处。
[0191]光刻胶薄膜RP6大部分布置在开口中的原因在于，稀疏地形成了层叠薄膜的图案PTla,而没有在诸如标记区域TRla和TR2a的相对较大区域中密集地留下层叠薄膜，并且光刻胶薄膜RP6流入在平面图中大的凹槽中。因此，由于其流动性，在图案PTla正上方的光刻胶薄膜RP6在以上涂覆步骤之后立即流入在图案PTla旁边的凹槽中。
[0192]另一方面，在存储器区域IA中，包括绝缘薄膜CA和1以及选择栅极电极CGl或CG2的多个层叠薄膜布置为相互相邻以密集地形成图案。因此，这种层叠薄膜的图案之间的距离并不大，并且即便光刻胶薄膜RP6具有流动性，极少光刻胶流入图案之间的凹槽中。此夕卜，在外围电路区域IB中，由导电薄膜PSl覆盖半导体衬底SB的整个主表面，并且导电薄膜PSl不具有开口。因此，导电薄膜PSl之上的光刻胶薄膜RP6不可能流入导电薄膜PSl中的开口中。
[0193]在划片区域IC中，在以上涂覆步骤之后，由于其流动性，光刻胶薄膜RP6在图案PTla旁边流动，因此通过参照图24所述步骤形成的在图案PTla正上方的光刻胶薄膜RP6要薄于在存储器区域IA中包括绝缘薄膜CA和1以及选择栅极电极CGl的层叠薄膜正上方的光刻胶薄膜RP6。类似地，在图案PTla正上方的光刻胶薄膜RP6要薄于在存储器区域IA中包括绝缘薄膜CA和1以及选择栅极电极CG2的层叠薄膜正上方的光刻胶薄膜RP6，并且要薄于在外围电路区域IB中的导电薄膜PSl正上方的光刻胶薄膜RP6。
[0194]接着，如图25所示，在外围电路区域IB中，使用光刻胶薄膜RP6作为掩模通过干法刻蚀部分地去除导电薄膜PSl和绝缘薄膜G0，来形成导电薄膜PSl的低压nMIS栅极电极GE以及绝缘薄膜GO的栅极绝缘薄膜G2。此外，在以上步骤中，通过在划片区域IC的给定标记区域(未示出)中去除导电薄膜PS1，形成了作为暴露半导体衬底SB的一部分上表面的沟槽的检查图案。随后，去除在半导体衬底SB之上的光刻胶薄膜RP6。
[0195]此处形成的检查图案对应于用于在检查栅极电极GE的位置的检查步骤中的图案PT3，这已经参照图12和图13描述了。在该情形下，检查图案不是沟槽，而是在半导体衬底SB之上留下的包括导电薄膜PSl的线性层叠薄膜，类似于图22所示图案PTla。
[0196]在参照图24所述步骤中由光刻胶薄膜RP6覆盖划片区域1C，以便于防止在划片区域IC中的薄膜被刻蚀步骤所去除以形成栅极电极GE。然而，如上所述，由参照图24所述步骤形成的光刻胶薄膜RP6的厚度在划片区域IC中图案PTla正上方是非常薄的。如果在该条件下执行刻蚀，则在图案PTla正上方的光刻胶薄膜RP6可以耗尽至图案PTla从光刻胶薄膜RP6暴露的程度，并且因此刻蚀了图案PTla的顶部。
[0197]如果在刻蚀步骤期间去除了在图案PTla正上方的光刻胶薄膜RP6，则可以刻蚀PTla直至完全去除图案PTla。此外，如果部分地去除了图案PTla，则图案PTla最终可以从半导体衬底SB剥离。即便并未完全去除图案PTla，图案PTla的上表面的边缘角部也可能如图25所示收到切损。尽管图25仅示出了如图22所示检查图案PTla的截面图，但是如图22所示作为对准标记的图案PT2a的层叠薄膜也可以部分地去除，因为在其正上方的光刻胶薄膜RP6是薄的。
[0198]在此之后，使用光学检查仪器检测图案PTO (图22)和检查图案的位置。通过如此，检查了栅极电极GE相对于在栅极电极GE下方的半导体衬底SB是否处于所需位置。
[0199]作为后续步骤，执行参照图14至图21所述步骤以制造在比较示例中的半导体器件。在该工艺中，必需执行使用光刻胶薄膜作为掩模通过离子注入选择性地形成具有所需杂质浓度的半导体区域的步骤，如图14至图16以及图18所示，并且当形成接触孔CH(图21)时，必需防止光刻胶薄膜位置的未对准以便于精确地形成光刻胶薄膜。
[0200]在这些光刻步骤中，当调整光掩模的位置以便于对于选择栅极电极CGl等形成具有预定形状的光刻胶薄膜的抗蚀剂图案时，使用如图22所示的图案PT2a。当使用光学检查仪器等检测作为对准标记的图案PT2a时，可以通过识别图案PT2a的角部来检测图案PT2a的形状。这意味着图案PT2a的角部不应缺失而应该几乎是方形的。
[0201]然而，如参照图24和图25所述，类似于图案PTla，在标记区域TR2a(图22)中稀疏地形成了图案PT2a(图21)。为此原因，如果在参照图24和图25所述刻蚀步骤期间去除了诸如其角部的图案PT2a的一部分、并且图案PT2a的截面形状并非矩形而是扭曲的，将难以在以上光刻工艺中精确地检测作为图案PT2a的对准标记。如果图案PT2a完全缺失或者剥离，将无法检测对准标记。
[0202]此外，在参照图25所述步骤之后，在视图检查图案PTla和检查图案之间的未对准时，如果图案PTla如图25所示部分地缺失，将无法在检查中精确比较图案的位置。
[0203]为此原因，在根据比较示例的半导体器件制造方法中，因为其难以在参照图25所述步骤之后精确形成光刻胶薄膜，所以引起的问题在于，无法精确地执行使用光刻技术的图案化步骤或离子注入步骤。因此，如果采用了根据比较示例的半导体器件制造方法，则难以在所需位置处形成具有所需形状或注入离子的图案，导致半导体器件可靠性退化。
[0204]除了光刻技术精度问题之外，如果标记区域TRla或TR2a中图案PTla或PT2a部分地或者完全缺失或剥离，则在半导体衬底SB之上的刻蚀残留物的量可以增大，导致半导体器件可靠性的退化。
[0205]当薄膜被处理若干次并且在最终处理步骤之前的该处理步骤之一中在相对较大区域中稀疏地形成检查图案时，发生以上问题。如果在不同步骤中形成具有相同高度的多个薄膜以及对薄膜执行数个处理步骤，可以发生类似的问题。
[0206]解决以上问题的一种可能方案是增大在参照图24所述步骤中形成的光刻胶薄膜RP6的厚度，以防止在参照图25所述刻蚀步骤中暴露图案PTla等，即便光刻胶薄膜RP6流动。然而，如果图24所示光刻胶薄膜RP6的厚度增大，具有小宽度的光刻胶薄膜可能破裂，诸如通过刻蚀在外围电路区域IB中用于形成具有小栅极长度的低压nMIS栅极电极GE(图25)的光刻胶薄膜。因此，增大光刻胶薄膜RP6的厚度并非是良好的解决方案，因为其伴有无法适当完成刻蚀的风险。
[0207]在该实施例中，为了防止检测检查图案所需的图案的角部碎裂具有缺口，通过去除薄膜形成的沟槽用作标记区域中检查图案和其他字符图案。如图11所示，图案PTl是与划片区域IC的一个侧边相比具有非常小宽度的线性沟槽。为此原因，在位于划片区域IC之上包括绝缘薄膜CA和1以及导电薄膜PSl的层叠薄膜正上方的、流入层叠薄膜旁边的凹槽并且在其之上流动的光刻胶薄膜RP2的量是小的。
[0208]这是因为在每个标记区域中密集地形成包括绝缘薄膜CA和1以及导电薄膜PSl的层叠薄膜，并且在平面图中大于每个标记区域中层叠薄膜的层叠薄膜中均存在凹槽作为开口。
[0209]因此，可以在参照图12和图13所述刻蚀步骤期间在划片区域IC中层叠薄膜正上方形成具有无需暴露层叠薄膜的厚度的光刻胶薄膜RP2。同理适用于其中形成了作为如图5所示对准标记的图案PT2的标记区域TR2。
[0210]此外，如图5所示字符图案CRl也由窄沟槽W4构成，这防止了在围绕层叠薄膜正上方的光刻胶薄膜RP2流入沟槽W4中以及在其之上流动。同理适用于作为边界线形成的沟槽W3。
[0211]换言之，在该实施例中，层叠薄膜的图案并未稀疏地形成在诸如图5所述标记区域TRl和TR2的相对较大区域中，并且层叠薄膜中的凹槽或开口是小的，因此层叠薄膜的检查标记的顶部不可能部分地缺失。
[0212]如到目前为止所述，根据该实施例，检查图案由沟槽构成，由此消除了用于检查的图案的角部缺失的可能性，并且确保了图案检测精度。因此甚至当数次处理相同薄膜时，也可以形成具有所需形状的光刻胶薄膜的掩模图案，以使得可以精确地执行基于光刻技术的图案化或离子注入，并且可以改进半导体器件的可靠性。
[0213]迄今已经参照其优选实施例具体解释说明了本发明人做出的本发明。然而，本发明不限于此，并且明显的是可以不脱离其精神和范围而以各种方式修改这些细节。
【权利要求】
1.一种半导体器件制造方法，包括步骤: (al)提供半导体衬底； (bl)形成第一薄膜以覆盖所述半导体衬底的主表面的第一区域和第二区域； (Cl)处理在所述第一区域中的所述第一薄膜以形成第一图案作为在所述第一薄膜中的开口 ； (dl)在以上所述步骤(Cl)之后，形成光刻胶薄膜以覆盖所述第一区域，并且覆盖在所述第二区域中的所述第一薄膜的一部分； (el)使用所述光刻胶薄膜作为掩模执行刻蚀以处理在所述第二区域中的所述第一薄膜；以及 (fl)在以上所述步骤(el)之后，检查所述第一图案， 其中所述第一区域的由所述第一薄膜覆盖的部分具有在平面图中比所述第一图案更大的面积。
2.根据权利要求1所述的半导体器件制造方法，其中所述第一图案由在一个方向上延伸的一个或多个沟槽构成。
3.根据权利要求1所述的半导体器件制造方法，其中在所述步骤(fl)中，在光刻工艺中通过检查所述第一图案来调整光掩模位置。
4.根据权利要求1所述的半导体器件制造方法，进一步包括步骤: (a2)在所述步骤(fl)之前，形成由嵌入在所述半导体衬底的所述主表面中的第二薄膜构成的第三图案； 其中在所述步骤(Cl)中，处理覆盖所述半导体衬底的所述主表面的第三区域的所述第一薄膜以形成第二图案，并且 其中在所述步骤(fl)中，通过观察所述第三图案和所述第一图案来检查所述第二图案相对于所述半导体衬底的位置。
5.根据权利要求1所述的半导体器件制造方法，其中在所述步骤(fl)中，通过检测在所述第一薄膜和所述第一图案之间的边界正上方的所述第一薄膜的角部来检查所述第一图案。
6.根据权利要求5所述的半导体器件制造方法，其中所述第一图案是在由所述角部围绕的区域中的凹槽。
7.根据权利要求4所述的半导体器件制造方法，其中所述第二区域和所述第三区域分别是用于形成外围电路的区域和用于形成非易失性存储器的区域； 其中在所述步骤(Cl)中，由所述第二图案构成的选择栅极电极通过第一栅极绝缘薄膜形成在所述半导体衬底之上； 所述方法进一步包括步骤: (c2)在所述步骤(Cl)之后，形成存储器栅极电极，所述存储器栅极电极通过包括电荷存储层的绝缘薄膜而与所述选择栅极电极的一个侧壁以及所述半导体衬底相邻， 其中在所述步骤(el)中，通过处理在所述第二区域中的所述第一薄膜，由所述第二区域中的所述第一薄膜构成的栅极电极通过第二栅极绝缘薄膜而形成在所述半导体衬底之上。
8.根据权利要求1所述的半导体器件制造方法，其中所述第一区域是划片区域。
【文档编号】H01L21/30GK104253032SQ201410286244
【公开日】2014年12月31日 申请日期:2014年6月24日 优先权日:2013年6月25日
【发明者】茶木原启, 中江彰宏, 筱原正昭, 石井泰之 申请人:瑞萨电子株式会社