具有无源器件的芯片封装的制作方法

具有无源器件的芯片封装的制作方法
【专利摘要】本发明涉及具有无源器件的芯片封装。一种芯片封装器件包含导电芯片载体，至少一个附接到导电芯片载体的半导体芯片，和嵌入芯片载体、至少一个半导体芯片的绝缘层压结构，以及无源电子器件。该无源电子器件包含第一结构化的导电层，该第一结构化的导电层延伸到层压结构的表面上方。
【专利说明】具有无源器件的芯片封装

【技术领域】
[0001]本发明涉及半导体芯片封装技术，并且更具体来说涉及具有无源器件的半导体芯片封装。

【背景技术】
[0002]提供更小、更薄、更轻、更廉价的具有减小功耗、更多不同功能和改进的可靠性的电子系统的必要性，已经在所有涉及的【技术领域】中推动一连串技术革新。这对于为小型化电子系统提供保护的环境并且允许高度可靠性的组装和封装的领域也是如此。


【发明内容】

[0003]根据芯片封装的一个实施例，芯片封装包括导电芯片载体，至少一个附接到导电芯片载体的半导体芯片，以及嵌入导电芯片载体和至少一个半导体芯片的绝缘层压结构。芯片封装进一步包括一个包括第一结构化的导电层的无源电子器件，该第一结构化的导电层延伸到层压结构的表面上方。
[0004]根据芯片封装的另一个实施例，该芯片封装包括导电芯片载体，至少一个附接到导电芯片载体的半导体芯片，延伸到导电芯片载体上方的绝缘层，以及包括第一结构化的导电层的无源电子器件。第一结构化的导电层延伸到绝缘层上方。该封装进一步包括绝缘层压结构，该绝缘层压结构嵌入导电芯片载体、至少一个半导体芯片和无源电子器件。
[0005]本领域的技术人员在阅读下面详细描述和查看附图时，将会认识到附加的特征和优点。

【专利附图】

【附图说明】
[0006]附图被包含用于提供对实施例的进一步理解，并且结合在本说明书中和构成它的一部分。附图图示实施例并且与说明书一起用来解释实施例的原理。将易于理解其他实施例和实施例的许多预期的优点，因为通过参考下面的详细描述，它们得到更好的理解。图中的元件并不是必要地相对于彼此成比例。相似参考数字标注相应的类似部分。
[0007]除了上下文另外指示之外，在不同附图中的只是首个数字不同的参考数字可以指类似或相同的部分。加上后缀“—η”的参考数字是指所参考部分的具体元件。
[0008]图1Α示意性地图示包括芯片载体、半导体芯片、绝缘层压结构和无源电子器件的芯片封装的一个实施例的横截面视图。
[0009]图1Β示意性地图示包括芯片载体、半导体芯片、绝缘层压结构和无源电子器件的芯片封装的一个实施例的横截面视图。
[0010]图2Α示意性地图示包括两个线圈的芯片封装的实施例的横截面视图。
[0011]图2Β示意性地图示图2Α的芯片封装的区段的顶视图。
[0012]图3示意性地图示包括两个线圈和一个磁芯的芯片封装的实施例的横截面视图。
[0013]图4示意性地图示包括被附接到芯片载体的分离部分的两个层集成线圈和一个磁芯的芯片封装的实施例的横截面视图。
[0014]图5示意性地图示包括电容器的芯片封装的实施例的横截面视图。
[0015]图6示意性地图示包括电容器和高ε电介质的芯片封装的实施例的横截面视图。
[0016]图7示意性地图示包括安装在芯片载体上的电容器的芯片封装的实施例的横截面视图。
[0017]图8示意性地图示包括安装在与芯片载体分离的载体的一部分上的电容器的芯片封装的实施例的横截面视图。
[0018]图9示意性地图示包括电阻器的芯片封装的实施例的横截面视图。

【具体实施方式】
[0019]现在参考附图来描述方面和实施例。在下面的描述中，出于解释的目的，阐明许多特定的细节以便提供对实施例的一个或多个方面的透彻理解。要理解的是，在不脱离本发明的范围情况下，可以利用其他实施例并且可以做出结构或逻辑上的改变。应该进一步注意的是，附图并不是成比例或不是必要成比例。
[0020]在下面【具体实施方式】中，参考附图，附图形成其中的一部分，并且在附图中通过图示的方式示出其中可以实施本发明的特定实施例。然而，对于本领域的技术人员可以显而易见的是，在特定细节的更低程度情况下，可以实施实施例的一个或多个方面。
[0021]方向术语，诸如“顶”、“底”、“左”、“右”、“上”、“下”、“前”、“后”、“首”等是参考本文中所描述的(一个或多个)附图的定向使用的。因为能够将实施例在不同定向上定位，方向术语只是为了图示的目的使用的而绝非加以限制的。进一步地，应该理解，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑上的改变。所以，下面【具体实施方式】不是以限制的意义进行理解，并且本发明的范围由所附的权利要求书来限定。
[0022]此外，虽然可以只关于若干实现中的一个，公开实施例中的特定的特征或方面，但是这样的特征或方面可以与其他实现中的一个或多个其他特征或方面相结合，如对于任何给定或特定的应用而可能期望和有利的，除非特别地另外注释或除非技术约束。而且，就在【具体实施方式】或权利要求中使用术语“包含”、“含有”、“具有”或它们的其他变型来说，这些术语意在与术语“包括”类似的方式是包含性的。术语“示例性”仅意味着作为例子而不是最佳或最优的。还要理解的是:出于简化和容易理解的目的，用相对于彼此特定的尺寸图示本文中所描绘的特征和/或元件；并且实际的尺寸可以实质上不同于本文中所图示的尺寸。
[0023]如在本说明书中采用地，术语“接合”、“附接”、“连接”、“耦接”和/或“电连接/电耦接”不意图表示元件或层必须直接接触在一起；在“接合”、“附接”、“连接”、“耦接”和/或“电连接/电耦接”的元件之间可以分别地提供介入元件或层。然而，依照本公开，上述提到的术语还可以任选地含有特定的意义:元件或层被直接接触在一起，即在“接合”、“附接”、“连接”、“耦接”和/或“电连接/电耦接”的元件之间分别地不提供介入元件或层。
[0024]以下进一步所描述的(一个或多个)半导体芯片可以是不同类型的，可以通过不同的技术制造，并且可以包含例如集成的电、电光或电机械电路或无源器件。例如，(一个或多个)半导体芯片可以被配置为(一个或多个)功率半导体芯片诸如功率M0SFET (金属氧化物半导体场效应晶体管)、IGBT (绝缘栅双极晶体管)、JFET (结栅场效应晶体管)、功率双极晶体管或功率二极管。而且，(一个或多个)半导体芯片可以包含控制电路、微处理器或微电机械部件。(一个或多个)半导体芯片无需由特定的半导体材料例如S1、SiC、SiGe、GaAs制造，并且而且可以含有并非是半导体的无机和/或有机材料诸如绝缘体、塑料或金属。
[0025]具体地说，可以涉及含有垂直结构的(一个或多个)半导体芯片，也就是说，可以以使得电流在与(一个或多个)半导体芯片的主表面正交的方向上流动的那种方式制造(一个或多个)半导体芯片。含有垂直结构的半导体芯片可以具体地在它的两个主表面上，也就是说，在它的底面和顶面上含有接触焊盘。具体地说，(一个或多个)功率半导体芯片可以含有垂直结构。通过示例的方式，功率芯片例如功率M0SFET芯片的源电极和栅电极，可以位于一个主表面上，而功率芯片的漏电极被布置在另一个主表面上。
[0026]而且，本文中所描述的芯片封装可以包括可以控制芯片封装的其他半导体芯片的(一个或多个)逻辑集成电路芯片((一个或多个)逻辑芯片)。例如，通过来自逻辑芯片的电路径可以控制功率半导体芯片的栅电极。在一个实施例中，(一个或多个)逻辑芯片可以含有非垂直的结构，该结构包括具有芯片接触电极的有源主表面和不具有芯片接触电极的无源主表面。
[0027](—个或多个)半导体芯片可以含有允许与在(一个或多个)半导体芯片中所包含的集成电路达成电接触的接触焊盘(或电极)。该电极可以全部被布置在半导体芯片的仅一个主表面或被布置在半导体芯片的两个主表面。它们可以包含施加到半导体芯片的半导体材料的一个或多个电极金属层。可以按任何期望的几何形状和任何期望的材料成分来制造电极金属层。例如，它们可以包括以下组中所选择的材料或用以下组中所选择的材料制成:Cu、N1、NiSn、Au、Ag、Pt、Pd、这些金属中的一个或多个的合金、导电有机材料或导电半导体材料。
[0028]一个或多个半导体芯片可以被安装在芯片载体上，并且被嵌入在绝缘层压结构中。绝缘层压结构可以包括至少一个电绝缘层。该至少一个电绝缘层可以具有箔或片的形状，它被层压在(一个或多个)半导体芯片和载体的顶部上。该电绝缘层可以用聚合物材料制成。在一个实施例中，电绝缘层可以用聚合物材料制成，该聚合物材料涂有金属层例如铜层(所谓的RCC (树脂涂敷的铜)箔)。可以施加一段合适的时间的热和压，以附接电绝缘层到下层的结构。在层压期间，电绝缘的箔或片能流动(即处于塑性状态)，导致(一个或多个)半导体芯片之间或其他拓扑结构之间的间隙充满电绝缘的箔或片的聚合物材料，该(一个或多个)半导体芯片或其他拓扑结构是在芯片载体上或在芯片载体可以形成其一部分的例如引线框架的其他部分上。
[0029]电绝缘层可以由任何适当的硬质塑料、热塑料或热固材料或层压材料制成。在一个实施例中，电绝缘层可以由预浸料(预浸溃纤维的简称)制成，所述预浸料例如由纤维垫例如玻璃或碳纤维与树脂例如硬质塑料材料的组合制成。例如，硬质塑料树脂可以基于环氧树脂制成。预浸料材料在本领域中是已知的，并且通常用于制造PCB (印刷电路板)。在另一个示例中，电绝缘层可以由颗粒增强层压树脂层制成。该颗粒可以由与预浸料层的纤维相同的材料制成。在一个示例中，电绝缘层可以由没有被填充的层压树脂层制成。如以上所提到的，该树脂可以是例如热固树脂。在又另一个示例中，电绝缘层可以由热塑材料制成，该热塑材料在层压期间通过施加压力和热而熔化并且在冷却和压力释放时(可逆地)硬化。由热塑材料制成的层压树脂层还可以没有被填充，被纤维增强或被颗粒增强。热塑材料可以是例如一组材料中的一种或多种材料，该组材料是聚醚酰亚胺(PEI)、聚醚砜(PES)、聚苯硫醚(PPS)或聚酰胺酰亚胺(PAI)。
[0030]芯片封装包括无源电子器件。可以施加导电层到绝缘层压结构的电绝缘层的表面上，以便形成无源电子器件的至少一部分。例如，该导电层可以是金属层。通过使用淀积工艺诸如例如化学汽相淀积、物理汽相淀积、化学和电化学技术例如溅射、电镀或无电镀，可以施加导电层到电绝缘层。在其他实施例中，例如通过使用层压技术可以将导电层例如导电箔作为一个整体施加。应该理解的是，任何这样的术语如“施加”或“淀积”意图覆盖字面上在相互之上施加层的所有种类和技术。
[0031]导电层可以被结构化以提供形成无源电子器件的一部分的结构化的导电层。可以使用各种产生结构化的导电层的技术。通过示例的方式，通过(部分的)蚀刻可以产生结构化的导电层。依赖于导电材料，可以使用各种蚀刻剂，在它们当中例如氯化铜、氯化铁，HF，Na0H、HN03，K3Fe (0幻6和1(1。通过使用用于遮蔽导电层中的不要被蚀刻的区域的掩模，可以完成蚀刻。该掩模可以是在导电层上的施加的结构化的有机掩模层。通过印刷技术诸如模版印刷、丝网印刷或喷墨印刷，可以施加该结构化的有机掩模层。在另一个示例中，有机材料的连续层例如光致抗蚀剂可以被施加到导电层以及随后例如通过光刻被结构化以产生结构化的有机掩模层。举例来说，可以使用旋涂来施加有机材料的连续层。在其他示例中，通过材料机械技术诸如例如碾磨或压印来产生结构化的导电层。
[0032]可以通过直通连接将无源电子器件的结构化的导电层电耦接到另一个导电元件诸如例如芯片载体、半导体芯片的接触焊盘或无源电子器件的另一个导电层。可以通过产生至少一个垂直互连通道(通孔)来确立电耦接。该至少一个通孔可以包括开口和填充开口的导电材料。该开口可以以一种揭开另一个导电元件的区段的方式垂直经过该至少一个电绝缘层。例如，可以通过常规钻孔、激光钻孔、化学蚀刻或任何适当的方法来产生开口。例如，可以通过化学汽相淀积、物理汽相淀积、化学和电化学技术或任何其他适当的技术来执行用导电材料对开口的填充。
[0033]安装(一个或多个)半导体芯片在其上的导电芯片载体形成芯片封装的一部分。通过示例的方式，导电芯片载体可以形成引线框架的一部分。可以在引线框架的这个部分上安装(一个或多个)半导体芯片。可以将绝缘层压结构的电绝缘层层压在引线框架和安装在那上面的(一个或多个)半导体芯片上，以形成覆盖和嵌入(一个或多个)半导体芯片的积累层压结构。
[0034]通过示例的方式，例如，导电芯片载体可以是PCB (印刷电路板)。该PCB可以含有至少一层PCB绝缘层和附接到该绝缘层的结构化PCB金属箔层。该PCB绝缘层通常是基于环氧树脂、聚四氟乙烯、芳族聚酰胺纤维或碳纤维制成的，并且可以包含加固手段诸如纤维垫例如玻璃或碳纤维。在结构化的PCB金属箔层上安装该(一个或多个)半导体芯片。因此，在层压电绝缘层之后，芯片封装实际上可以是具有一个或多个集成在那里的裸芯片的多层PCB。
[0035]通过示例的方式，导电芯片载体可以包括陶瓷板或涂覆有金属层的陶瓷板。举例来说，这样的载体可以是DCB (直接铜接合)陶瓷衬底。
[0036]在导电芯片载体上面经由接合层接合(一个或多个)半导体芯片。在一个实施例中，该接合层由焊料例如软焊料、硬焊料或扩散焊料制成。如果使用扩散焊料作为连接技术，则使用焊料材料，所述焊料材料在焊料操作结束之后由于界面扩散工艺而引起在(一个或多个)半导体芯片的电极焊盘、扩散焊料接合层与芯片载体之间的界面的金属间相。通过示例的方式，可以使用焊料材料诸如例如AuSn、AgSn、CuSn、Agin、Auln、Culn、AuS1、Sn或Au0
[0037]进一步，通过使用导电粘合剂，可以将(一个或多个)半导体芯片接合到芯片载体，所述导电粘合剂可以基于环氧树脂或其他聚合物材料并且可以富含有例如金、银、镍或铜颗粒以便提供电导率。还可能的是，通过施加所谓的纳米浆或通过直接淀积金属颗粒并且然后通过执行烧结工艺以产生烧结的金属颗粒层，来制备这样的含有电互连颗粒的层。
[0038]芯片封装包括无源电子器件。第一结构化的导电层形成电子器件的至少一部分。例如，该结构化的导电层可以形成线圈、电容器板和电阻层等等。它可以进一步包括导电迹线、引线或焊盘。
[0039]更特别地，无源电子器件可以是电感器。该电感器可以包括可以由结构化的导电层的类似螺旋形的迹线或引线产生的线圈。例如，可以通过绕组匝数、绕组半径、迹线或引线的横向尺寸、线圈中的磁芯的提供和绝缘层压结构的材料成分来限定该电感器的电感。
[0040]进一步，无源电子器件可以是电容器。该结构化的导电层可以形成电容器的第一板。通过导电芯片载体或芯片载体形成其一部分的载体(例如，引线框架)的另一个部分，可以提供该电容器的第二板。可以通过电容器的第一板和第二板的尺寸、第一板与第二板之间的距离和被嵌入在电容器的第一板和第二板之间的电介质层或层堆叠来限定该电容器的电容。
[0041]仍进一步，无源电子器件可以是电阻器。该结构化的导电层可以形成电阻器的电阻性路径。例如，通过所选择的电阻性材料或电阻性材料复合物和通过电阻性路径的尺寸来配置该电阻器的电阻。
[0042]图1A示意性地图示芯片封装100A的横截面视图。芯片封装100A包含导电芯片载体10。在一个实施例中，如上面所提到的，芯片载体10可以是平坦的金属板。该金属板的材料可以是铜、铝或任何其他合适的材料。通过示例的方式，芯片载体10可以是引线框架或其一部分。在另一个实施例中，芯片载体10可以包括或由涂覆有导电层诸如例如金属箔的塑料或陶瓷材料制造。
[0043]至少一个半导体芯片20被安装在导电芯片载体10上面。该半导体芯片20可以被安装在芯片载体10的底侧上。在另一个实施例中，该半导体芯片20可以被安装在芯片载体10的顶侧上。该半导体芯片20可以是任何如上面所提到的类型。该半导体芯片20可以含有垂直的结构。通过示例的方式，该半导体芯片20可以是功率芯片。在另一个实施例中，该半导体芯片20可以是具有包括到芯片的接触焊盘的有源表面和使芯片电绝缘的无源表面的非垂直的器件诸如例如逻辑芯片。
[0044]在一个实施例中，经由接合层(未示出)可以附接半导体芯片20到芯片载体10。如上面所提到的，该接合层可以由扩散焊料、导电粘合剂、含有金属颗粒的纳米浆或直接淀积到芯片载体的金属颗粒制成。在一个实施例中，该接合层可以提供在芯片载体10和半导体芯片20之间的电耦接。举例来说，可以将功率芯片的接触焊盘例如漏电极电耦接到导电芯片载体10。在另一个实施例中，该接合层可以不提供在芯片载体10和半导体芯片20之间的电耦接。举例来说，非垂直逻辑芯片的无源表面可以被附接到芯片载体10。
[0045]如图1A中所示出，绝缘层压结构30嵌入安装在其上的芯片载体10和半导体芯片20。绝缘层压结构30可以包括至少一层电绝缘层。该至少一个电绝缘层可以具有箔或片的形状，并且可以例如由聚合物材料制成。在一个实施例中，如例如图1Α中所示出，可以由第一电绝缘层30a来代表绝缘层压结构30中的至少一个电绝缘层。第一电绝缘层30a可以被层压在具有安装在其上的半导体芯片20的芯片载体10的底侧上。第一电绝缘层30a可以部分或完全覆盖背对芯片载体10的半导体芯片20的一个或所有侧墙和/或主表面，并且可以在没有被半导体芯片20覆盖的区域处部分或完全覆盖芯片载体10的底侧。芯片载体10的顶侧可以例如保持不被第一电绝缘层30a覆盖。
[0046]芯片封装100A进一步包括结构化的导电层40。可以施加该结构化的导电层40到绝缘层压结构30的表面，例如，如图1A中所图示的其底表面。
[0047]该结构化的导电层40可以具有无源电子器件诸如线圈、电容器或电阻器的特性结构。该结构化的导电层40可以在不与芯片载体10相交的平面内延伸。进一步，该结构化的导电层40可以在不与半导体芯片20相交的平面内延伸。
[0048]在另一个实施例中，如图1B中所示出，可以施加该结构化的导电层40到绝缘层压结构30的顶侧。通过示例的方式，绝缘层压结构30的第二电绝缘层30b可以被层压到芯片载体10的顶侧上面。该第二电绝缘层30b可以部分或完全覆盖芯片载体10的顶侧。可以将结构化的导电层40施加到绝缘层压结构30的表面，例如如图1A中所图示的其顶表面。通过示例的方式，可以将结构化的导电层40施加到第二电绝缘层30b的顶表面。
[0049]在一个如上面所提到的实施例中，绝缘层压结构30可以包含至少一个直通连接(未示出)，该直通连接提供垂直经过电绝缘层30a和/或30b中的至少一个延伸的电连接。进一步，该绝缘层压结构30可以包含至少一个嵌入在绝缘层压结构中的第一电绝缘层30a和第二电绝缘层30b之间的导电层(未示出)。
[0050]图2A示出芯片封装200的示例性实施方式的横截面视图，并且图2B示出在芯片封装200底侧的绝缘层压结构的表面区段的俯视图。不用说，上面所描述的技术、层、材料和方法还可以被施加到以下的图2A和图2B中进一步所解释的实施方式。
[0051]芯片封装200包括导电芯片载体210。该导电芯片载体210可以含有多个部分例如第一芯片载体部分210_1，第二芯片载体部分210_2和第三芯片载体部分210_3等。在一个实施例中，芯片载体210可以是引线框架。
[0052]芯片封装200可以是包括至少两个芯片例如一个逻辑芯片和一个功率芯片的多芯片封装。通过示例的方式，如图2A所示出，该芯片封装200可以包括第一半导体芯片220，第二半导体芯片222和例如第三半导体芯片224。这三个半导体芯片220，222和224可以被附接到导电芯片载体210的底侧。在一个实施例中，第一半导体芯片220和第二半导体芯片222可以被安装在第一芯片载体部分210_1上，并且第三半导体芯片224可以被安装在第二芯片载体部分210_2上。在另一个实施例中，半导体芯片220，222和224可以被安装在芯片载体210的顶侧上和/或可以被安装上芯片载体210中的如图2A所图示的其他部分上。
[0053]通过示例的方式，第一半导体芯片220可以是具有例如非垂直芯片结构的逻辑芯片。非垂直芯片结构可以包括包含例如半导体芯片的接触焊盘的半导体芯片的有源主表面和电绝缘的无源主表面。在一个实施例中，该逻辑芯片可以被安装在具有面对芯片载体210的无源主表面的第一芯片载体部分210_1上。第二半导体芯片222和第三半导体芯片224可以例如是具有例如垂直芯片结构的功率芯片。因此，通过示例的方式，该半导体芯片222和224的漏电极焊盘(图中未示出)可以分别被机械安装和电耦接到芯片载体部分210_1和210_2。背对芯片载体210的功率芯片的相对表面可以为源电极(未示出)和栅电极(未示出)分别提供接触焊盘。
[0054]芯片封装200进一步包括绝缘层压结构230。该绝缘层压结构230可以以相同的方式和到相同的程度(如关于图1A和1B上面所描述)嵌入芯片载体210和安装在其上的半导体芯片220、222和224。就是说，在一个实施例中，绝缘层压结构230可以包括安装在芯片载体210的底侧上的第一电绝缘层230a(该芯片载体210具有安装在其上的半导体芯片220、222和224)，任选地包括安装在该芯片载体210的顶侧上第二电绝缘层230b，并且任选地包括附接到第一电绝缘层230a的底侧的第三电绝缘层230c。
[0055]可以省略第二电绝缘层230b。在这种情况(其对应于图1A的芯片封装的实施方式)下，芯片载体部分210_1、210_2和/或210_3中的一个或多个的顶侧可以保持暴露的，并且可以用作被配置成安装在热沉或应用板上的外部端子。
[0056]而且，芯片封装200可以例如包括第一结构化的导电层242、第二结构化的导电层244和第三结构化的导电层240。该第三结构化的导电层240可以被嵌入在绝缘层压结构230的两个电绝缘层之间，例如，在层230a和230c之间。可以施加第一结构化的导电层242到绝缘层压结构230的底侧表面。可以施加第二结构化的导电层244到绝缘层压结构230的顶侧表面。
[0057]第一结构化的导电层242可以包括第一区段242_1和第二区段242_2。第二结构化的导电层244也可以包括第一区段242_1和第二区段242_2。进一步，第三结构化的导电层240可以包括第一区段240_1和第二区段240_2。
[0058]第三结构化的导电层240可以用作互连在芯片载体部分210_1、210_2、210_3和/或半导体芯片220、222、224的电极焊盘与布置在层压结构230的底表面的第一结构化的导电层242之间的电再分配结构。例如，如果不需要这样的电再分配结构，可以省略第三电绝缘层230c。在这种情况下，第一结构化的导电层242被布置在第一电绝缘层230a的底表面上。
[0059]芯片封装200的绝缘层压结构230可以包括至少一个通孔或直通连接250。该至少一个直通连接250可以提供通过绝缘层压结构230中的一个或多个电绝缘层例如通过层230a、230b和/或230c的电连接。通过示例的方式，芯片载体230的底侧和/或半导体芯片220、222、224的接触焊盘可以通过直通连接250被电耦接到第三结构化的导电层240或第一结构化的导电层242。该第一结构化的导电层242可以通过直通连接250被电耦接到第二结构化的导电层244和/或到第三结构化的导电层240。该第二结构化的导电层244还可以通过直通连接250例如被电耦接到芯片载体210的顶侧。
[0060]如上面所提到的，可以有各种用于施加结构化的导电层240、242、244的技术。在一个实施例中，导电层诸如例如金属箔可以在被层压和结构化之前已经被附接到绝缘层压结构230中的电绝缘层230a、230b或230c。在另一个实施例中，通过使用例如溅射技术、电流淀积技术或无电镀技术，可以将导电层施加到电绝缘层230a、230b或230c。如上面所提到的，可以通过施加例如蚀刻技术来结构化该导电层。
[0061]如图2A所图示，第三结构化的导电层240的第一区段240_1、第一结构化的导电层242的第一区段242_1和直通连接250可以被配置以提供在芯片封装200的部件诸如例如导电芯片载体210的部分或半导体芯片220、222或224之间的电耦接。通过示例的方式，可以将第一半导体芯片220电耦接到第二半导体芯片222，并且还可以将第一半导体芯片220耦接到第三半导体芯片224(在图2A的横截面视图中未示出)。在一个实施例中，第一半导体芯片220可以是逻辑芯片，其可以电控制第二半导体芯片222和第三半导体芯片224。该半导体芯片222和224可以是功率芯片，并且可以与第一半导体芯片220电耦接的接触焊盘(未示出)可以是M0SFET芯片的栅电极。而且，可以将第二半导体芯片222的接触焊盘与第二芯片载体部分210_2电耦接，并且可以将第三半导体芯片224的接触焊盘与第三芯片载体部分210_3电耦接。通过示例的方式，第二和第三半导体芯片222和224可以是功率芯片，并且第二半导体芯片222和第三半导体芯片224的接触焊盘可以是功率芯片的漏电极，该接触焊盘可以分别电耦接到第二和第三芯片载体部分210_2和210_3。第二半导体芯片222的源电极可以电耦接到第二芯片载体部分210_2，并且因此电耦接到第三半导体芯片224的漏电极。通过那种方式，芯片封装200可以实现半桥电路，由此第一半导体芯片220可以用作门驱动电路。
[0062]如图2A所图示，第二结构化的导电层244中的第一区段244_1可以被配置为芯片封装200的外部接触焊盘(即外部端子)。第一区段244_1可以例如包括与第一芯片载体部分210_1电耦接的第一外部接触焊盘、与第二芯片载体部分210_2电耦接的第二外部接触焊盘和与第三芯片载体部分210_3电耦接的第三外部接触焊盘。可以通过在顶部的金属层诸如铜层用于例如外部接触焊盘到应用板的焊接来加固第二结构化的导电层244的第一区段244_1。就是说，第二导电层244的结构化的第一区段244_1可以限定芯片封装200的占用面积。
[0063]第一导电层242的第二区段242_2被配置为无源电子器件或其一部分。该无源电子器件可以是电感器。在这种情况下，第一导电层242的第二区段242_2可以被配置为通过导电迹线的一个或多个类似螺旋形的绕组来实现的第一线圈。通过示例的方式，图2A的横截面视图(沿着图2B的线A-A’)在第二导电层242的第二区段242_2中示出六条电迹线，该第二导电层242的第二区段242_2可以实现具有例如2.5个绕组的第一线圈(见图2B)。第一线圈的电感可以通过电迹线的绕组匝数、绕组半径和/或可以提供用于磁芯材料的绝缘层压结构230的材料成分来设定。例如，第一线圈的电感可以被配置为在100 μ Η到ΙΟΟηΗ的范围内，并且更具体地在ΙμΗ到ΙΟηΗ的范围内。
[0064]在一个实施例中，第一结构化的导电层242的第二区段242_2 (即第一线圈)可以位于绝缘层压结构230的底侧的表面的、不是垂直地在芯片载体210的一部分的上方或下方的区域中。第一结构化的导电层242的第二区段242_2可以例如通过第三导电层240的第二区段240_2和至少一个直通连接250而与第一半导体芯片220电耦接。
[0065]第二结构化的导电层244的第二区段244_2可以同样地被配置为无源电子器件或其一部分。例如，第二区段244_2可以被配置为第二线圈。通过示例的方式，第二线圈的电感可以通过电迹线的绕组匝数、绕组半径和/或可以包括磁芯材料的绝缘层压结构230的材料成分来设定。例如，第二线圈的电感的范围可以是从100 μ Η到ΙΟΟηΗ，并且更具体地从1 μ Η到ΙΟηΗ。芯片封装200可以例如包括第一线圈或第二线圈或第一线圈和第二线圈。
[0066]第二线圈可以通过直通连接250电耦接到第一线圈。可替代地，第二线圈可以电感地耦接到第一线圈。在一个实施例中，第二线圈可以位于绝缘层压结构230的顶侧的表面的、不是垂直地在芯片载体210的一部分上方或下方的区域中。具体地，第一线圈和第二线圈可以在正交于绝缘层压结构230的方向上彼此对齐。
[0067]芯片封装200可以任选地包括施加到绝缘层压结构230的底侧的电绝缘层270和第一结构化的导电层242。举例来说，可以通过层压的方法或任何其他适当的方法来施加电绝缘层270。该电绝缘层270可以部分或全部覆盖第一结构化的导电层242 (例如第一线圈)。电绝缘层270可以用作保护层以便防止环境侵袭例如机械的、化学的或其他类型的影响对第一线圈的可能损坏。
[0068]图3示出包括作为无源器件的电感器的示例性芯片封装300。该芯片封装300可以包括导电芯片载体310,该导电芯片载体310可以包括第一芯片载体部分310_1、第二芯片载体部分310_2和第三芯片载体部分310_3。芯片封装300可以进一步包括第一半导体芯片320、第二半导体芯片322和第三半导体芯片324。半导体芯片320、322和324可以被安装在芯片载体310的底表面上。绝缘层压结构330可以嵌入芯片载体310和安装在其上的半导体芯片320、322和324。至少一个电直通连接350可以提供经过绝缘层压结构330的电绝缘层的电耦接。而且，可以包含包括第一区段342_1、第二区段342_2的第一结构化的导电层342，包括第一区段344_1和第二区段344_2的第二结构化的导电层344和包括第一区段340_1和第二区段340_2的第三结构化的导电层340。
[0069]第一结构化的导电层342的第二区段342_2可以被配置为第一线圈，并且第二结构化的导电层344的第二区段344_2可以被配置为第二线圈。而且，可以施加电绝缘层370到绝缘层压结构330的底侧。
[0070]绝缘层压结构330可以包括安装在芯片载体310的底侧上的第一电绝缘层330a，该芯片载体310具有安装在其上的半导体芯片320、322、324。第二电绝缘层330b可以任选地被安装在芯片载体310的顶侧上，并且第三电绝缘层330c可以任选地被附接到第一电绝缘层330a的底侧。也包含在芯片封装200中的芯片封装300的前述的部件的特征和布置，对于芯片封装200可以是同一的或类似的。所以，为了避免重复，鉴于这些部件，参考了上述的描述。
[0071 ] 在一个实施例中，如图3对芯片封装300示例性地图示，第一线圈和第二线圈可以电感地耦接到磁芯360。该磁芯360可以与导电芯片载体310横向间隔开和/或可以经过由导电芯片载体310的主表面所限定的平面。磁芯360可以经过第一电绝缘层330a。例如，它还可以至少部分进入到第二电绝缘层330b中和/或到第三电绝缘层330c中。
[0072]磁芯360的材料可以从高μ材料中选择，该高μ材料是含有高(相对的)磁导率的材料，诸如铁、铁合金、铁氧体、坡莫合金、金属、毫微坡莫或任何其他适当的材料。该高μ材料可以例如是顺磁性材料或铁磁材料。在一个实施例中，磁芯360可以包括至少一层高μ材料的堆叠。
[0073]磁芯360可以在施加它到绝缘层压结构330之前完全是预加工的。可以有不同的技术将磁芯360嵌入到绝缘层压结构330中。在一个实施例中，通过例如冲压、常规钻孔或激光钻孔、或蚀刻方法，可能产生到绝缘层压结构330中的开口。可以将磁芯360插入到开口中。电绝缘层(例如，电绝缘层330c和/或330b)可以被层压在磁芯360上面，使磁芯360完全嵌入在绝缘层压结构330中。
[0074]图4图示包括作为无源器件的电感器的示例性芯片封装400。该芯片封装400可以包括导电芯片载体410 (例如引线框架)，该导电芯片载体410可以包括第一芯片载体部分410_1、第二芯片载体部分410_2、第三芯片载体部分410_3和第四芯片载体部分410_4。该芯片封装400可以进一步包括第一半导体芯片420、第二半导体芯片422和第三半导体芯片424。半导体芯片420、422和424可以被安装上芯片载体部分410_1和410_2的底表面上。而且，第四载体部分410_4可以用作磁芯480的载体，该磁芯可以例如被安装到第四载体部分410_4的底表面。该磁芯480可以例如是金属芯或高μ芯，并且参考上述的描述以避免重复。该磁芯480可以进一步包括至少一层或至少一片磁芯材料。在一个实施例中，通过与用于附接半导体芯片的方法类似的方法诸如例如芯片接合技术，磁芯480可以被附接到第四载体部分410_4的底表面。在另一个实施例中，通过与用于在绝缘层压结构上产生导电层的方法类似的方法诸如例如电镀或无电镀、化学汽相淀积等等，磁芯480可以被附接到第四载体部分410_2。
[0075]芯片封装400可以进一步包括绝缘层压结构430，该绝缘层压结构430包含例如电绝缘层430a、430b、430c以及嵌入芯片载体410和安装在其上的半导体芯片420、422和424。至少一个电直通连接450可以提供经过绝缘层压结构430的电绝缘层的电耦接。而且，可以包含包括第一区段442_1和第二区段442_2的第一结构化的导电层442，例如包括第一区段444_1和第二区段444_2的第二结构化的导电层444和例如包括第一区段440_1和第二区段440_2的第三结构化的导电层440。第一结构化的导电层442的第二区段442_2可以被配置为第一线圈，并且第二结构化的导电层444的第二区段444_2可以被配置为第二线圈。通过例如电直通连接450或感应耦接，可以将第一线圈与第二线圈电耦接。而且，可以将电绝缘层470施加到绝缘层压结构430的底侧。还包含在芯片封装200或300中的芯片封装400的部件的特征和布置，关于芯片封装200或300可以是类似的。
[0076]在图5中图示了包括作为无源器件的电容器的示例性芯片封装500。该芯片封装500可以包括导电芯片载体510,其中该芯片载体510可以包括第一芯片载体部分510_1、第二芯片载体部分510_2和第三芯片载体部分510_3。该芯片封装500可以进一步包括可以安装在第一芯片载体部分510_1上的第一半导体芯片520、也可以安装在第一芯片载体部分510_1上的第二半导体芯片522和可以安装在第二芯片载体部分510_2上的第三半导体芯片524。半导体芯片520、522和524可以例如被安装在芯片载体510的底侧上。芯片封装500可以进一步包括绝缘层压结构530，该绝缘层压结构530包含例如第一、第二和第三电绝缘层530a、530b、530c以及嵌入芯片载体510和半导体芯片520、522和524。例如，可以嵌入任选的第三结构化的导电层540在绝缘层压结构530的电绝缘层压层530a与530c之间。可以施加第一结构化的导电层542到绝缘层压结构530的底侧。而且，电绝缘层570可以被附接到绝缘层压结构530的底侧，并且可以覆盖在其上的结构化的导电层542。芯片封装500可以进一步包括至少一个提供经过电绝缘层压层例如第一、第二和第三电绝缘层层530a或530b或530c的电耦接的直通连接550。芯片封装500的部件的特征和布置可以类似于先前的实施例，并且参考上述的描述以便避免重复。
[0077]芯片封装500可以进一步包括施加到绝缘层压结构530的顶侧的第二结构化的导电层544。该第二结构化的导电层544可以包括第一区段544_1、第二区段544_2和第三区段544_3。第一区段544_1可以提供芯片封装500的接触焊盘(外部端子)。在一个实施例中，通过例如铜层可以加固第一区段544_1。例如，第一区段544_1可以限定芯片封装500的占用面积。
[0078]如图5所图示，芯片封装500可以进一步包括第二结构化的导电层544的第二区段544_2和第三区段544_3。在一个实施例中，第二区段544_2可以形成无源器件的一部分。该无源器件可以是电容器，并且第二区段544_2可以形成电容器的第一板。例如，导电芯片载体510的第一部分510_1可以形成电容器的第二板。第三结构化的导电层544的第三区段544_3可以耦接到电容器的第二板，并且可以例如形成芯片封装500的接触焊盘(夕卜部端子)。电容器的电容可以通过位于第一板和第二板之间的绝缘层压结构530的厚度和电介质材料(或在图5所示出的实施例中，通过第二电绝缘层530b的厚度和电介质材料)来设定，并且进一步由电容器的第一板和电容器的第二板的横向尺寸实现。例如，在这里的这个和其他实施例中，电容器的电容可以在从100 μ F到100nF的范围内，并且更具体地可以在从1 μ F到10nF的范围内。
[0079]在图6中图示了包括作为无源器件的电容器的示例性芯片封装600。该芯片封装600可以包括导电芯片载体610,该芯片载体610可以包括第一芯片载体部分610_1、第二芯片载体部分610_2和第三芯片载体部分610_3。该芯片封装600可以进一步包括一个或多个半导体芯片，例如第一半导体芯片620、第二半导体芯片622和第三半导体芯片624。包含例如第一、第二和第三电绝缘层630a、630b、630c的绝缘层压结构630可以嵌入芯片载体610和安装在其上的半导体芯片620、622和624。芯片封装600可以进一步包括第一结构化的导电层642、第二结构化的导电层644和第三结构化的导电层640。该第二结构化的导电层644可以例如包含第一区段644_1、第二区段644_2和第三部分644_3。而且，至少一个直通连接650可以提供经过绝缘层压结构630的电绝缘层的电耦接。并且，电绝缘层670可以例如被施加到绝缘层压结构630的底侧和可以覆盖施加在其上的第一结构化导电层642。可以以如较早所描述的相同方式实施芯片封装600的部件，并且参考在这里的描述，特别是图示芯片封装500的图5的描述。
[0080]如图5所描述，第二结构化的导电层644的第二区段644_2可以形成电容器的第一板。而且，电容器的第二板可以由第一芯片载体部分610_1来提供。该第一芯片载体部分610_1可以耦接到第三区段644_3，该第三区段644_3可以例如形成芯片封装600的接触焊盘(外部端子)。
[0081]可以在电容器的第一板和第二板之间施加电介质层690。该电介质层690可以是含有高(相对)介电常数ε (或如通常称为相对介电常数的“k”)的材料。这样的材料在本领域中称为高ε电介质或高k电介质。举例来说，高ε电介质可以从以下组中选择:例如，硅酸铪、二氧化铪、硅酸锆和二氧化锆。可以有不同的技术将电介质层690嵌入到绝缘层压结构630中。通过示例的方式，在第二结构化的导电层644被施加到绝缘层压结构630的顶侧之前，可能产生从顶侧到绝缘层压结构630中的开口。该开口可以填充有高ε电介质材料和可以施加结构化的导电层644_2到高ε电介质层690上。可以通过冲压、常规钻孔或激光钻孔、或蚀刻方法来产生开口。例如，可以通过化学汽相淀积将高ε电介质层690施加到开口。
[0082]在另一种方法中，在将绝缘层压结构630 (或者在图6所示的实施例中，其第二电绝缘层630b)施加到芯片载体610之前，可以将电介质层690直接施加到第一芯片载体部分610_1上。因此，还可以可能的是，电介质层690是预加工的，并且可以用与(例如，通过胶合)可以将半导体芯片620、622和624施加到芯片载体类似的技术而将电介质层690施加到芯片载体610。电介质层690的厚度可以例如等于覆盖芯片载体610的顶侧的第二电绝缘层630b的厚度。
[0083]在图7中图示了进一步的示例性芯片封装700。该芯片封装700可以包括导电芯片载体710。该导电芯片载体710可以含有第一芯片载体部分710_1、第二芯片载体部分710_2和第三芯片载体部分710_3。包含例如第一、第二和第三电绝缘层730a、730b、730c的绝缘层压结构730可以嵌入芯片载体710和安装在其上的半导体芯片720、722和724。参考相应部分的上述描述以避免重复。
[0084]第一电功能层711可以被附接到导电芯片载体710的顶侧。在另一个实施例中，该电功能层711可以被施加到芯片载体710的底侧，或该电功能层711被施加到芯片载体711的顶侧和底侧。电功能层711可以是从电功能材料中所选择的层，诸如高ε电介质材料、高μ材料、或含有定义明确的电阻的导电材料。在一个实施例中，该电功能层711可以是具有不同材料的层堆叠。
[0085]在示例性芯片封装700中，芯片封装700可以包括作为无源器件的电容器，并且第一电功能层711可以是高ε电介质层。例如，可以通过层压方法、化学汽相淀积方法或任何其他适当的方法来施加电功能层711。可以在施加电功能层711到芯片载体710之前或之后，将电功能层711结构化。
[0086]芯片封装700可以进一步包括施加到电功能层711的第一结构化的导电层713。如图7所图示，该第一结构化的导电层713可以含有类似焊盘的结构。该导电层713可以被配置作为电容器的第一板。例如，第二电绝缘层730b可以覆盖电容器的第一板。通过电功能层711可以将电容器的第一板与第一芯片载体部分710_1电容地稱接。该第一芯片载体部分710_1可以形成电容器的第二板。电容器的电容可以依赖于电功能层711的电介质材料、电功能层711的厚度、以及电容器的第一板和第二板的尺寸。电功能层711的厚度可以小于第二电绝缘层730b的厚度，例如小于第二电绝缘层730b的厚度的0.5倍。例如，电容器的电容可以在从100 μ F到100nF的范围内，并且更具体地可以在从1 μ F到10nF的范围内。
[0087]该芯片封装700可以进一步包括施加到绝缘层压结构730的底侧的第一结构化的导电层742，施加到绝缘层压结构730的顶侧的第二结构化的导电层744，以及嵌入在绝缘层压结构730的两个电绝缘层(例如层730a、730c)之间的第三结构化的导电层740。再者，该第二结构化的导电层744可以包含第一区段744_1、第二区段744_2和第三区段744_3。如图7所图示，该第二区段744_2可以电耦接到导电层713，并且可以提供芯片封装700的接触焊盘(外部端子)。第三区段744_3可以通过直通连接750电耦接到第一芯片载体部分710_1，该直通连接750提供经过例如电绝缘层730b和经过电功能层711的电接触。该第三区段744_3还可以提供芯片封装700的接触焊盘(外部端子)。还可以提供芯片封装700的接触焊盘(外部端子)的层744中的第二区段744_2和第三区段744_3，可以进一步提供电耦接到芯片封装700的其他部件诸如例如第二芯片载体部分710_2、第三芯片载体部分710_3或者到半导体芯片720、722或724。而且，芯片封装700可以任选地包括施加到绝缘层压结构730的底侧的电绝缘层770。
[0088]在图8中图示了含有作为无源器件的电容器的进一步的示例性芯片封装800。该芯片封装800可以包括导电芯片载体810，其中该芯片载体810可以包含第一芯片载体部分810_1、第二芯片载体部分810_2、第三芯片载体部分810_3和第四芯片载体部分810_4。类似于图5的详细描述，可以将第一半导体芯片820、第二半导体芯片822和第三半导体芯片824施加到导电芯片载体810的底侧。芯片封装800可以进一步包括绝缘层压结构830，该绝缘层压结构830包含例如第一、第二和第三电绝缘层830a、830b、830c。绝缘层压结构830可以密封芯片载体810，芯片载体810具有安装在其上的半导体芯片820、822和824。绝缘层压结构830可以进一步包括第三结构化的导电层840，该第三结构化的导电层840被施加在处于芯片载体810底侧的层压结构830的两个电绝缘层(例如层830a、830c)之间。而且，绝缘层压结构830可以包含至少一个直通连接850。而且，可以在绝缘层压结构830的底侧施加第二结构化的导电层842。而且，可以施加第二结构化的导电层844到绝缘层压结构830的顶侧，例如层830b的顶侧。第二结构化的导电层844可以包括多个区段，例如第一区段844_1、第二区段844_2和第三区段844_3。第一区段844_1可以被配置作为芯片封装800的外部接触焊盘(外部端子)。第二区段844_2可以被配置作为电容器的第一板。该电容器的第一板的结构可以例如是类似于接触焊盘。该电容器的第一板可以电容地耦接到限定电容器的第二板的第四载体部分810_4。因此，与芯片封装600和700不同的是，提供第二电容器板的第四载体部分810_4不是用作芯片载体。通过载体810的分离部分810_4(例如引线框架)可以提供电容器的第二板，并且载体810的这个分离部分810_4可以例如专门地用作电容器板。
[0089]第二结构化的导电层844的第三部分844_3可以电耦接到电容器的第二板，并且可以形成在绝缘层压结构830的顶侧(例如层830b)的表面上的电迹线或引线。而且，芯片封装800可以包括施加到绝缘层压结构830的底侧的电绝缘层870。
[0090]在芯片封装800中，如上面所描述的电介质层690能够以在芯片封装600中相同的方式用作电容器电介质材料。进一步，还可以在芯片封装600或700中实施载体810的分离部分810_4的概念，所述载体810的分离部分810_4不是用作芯片载体并且可以例如专门地用作电容器板。
[0091]在图9中图示了含有作为无源器件的电阻器的示例性芯片封装900。该芯片封装900可以包括导电芯片载体910，其中该导电芯片载体910可以包含第一芯片载体部分910_1、第二芯片载体部分910_2和第三芯片载体部分910_3。而且，该芯片封装900可以包括施加到芯片载体910的顶侧的第一电功能层911。在一个实施例中，第一电功能层911可以包括一个电阻层。在另一个实施例中，该电功能层911可以包括:面向导电芯片载体910的第一电介质层；以及第二电阻层，可以通过第一电介质层与芯片载体910电绝缘并且可以含有定义明确的电阻。而且，在另一个实施例中，可以将电功能层911施加到芯片载体910的底侧，或可以将电功能层911施加到芯片载体910的顶侧和底侧。
[0092]在附接半导体芯片之前，例如，可以层压电功能层911在芯片载体910上面。可以对整个堆叠或堆叠的逐层来执行用于电功能层711的至少一层的堆叠的层压工艺。在另一个实施例中，可以例如通过使用淀积技术诸如例如溅射、镀敷、模制、CVD、或任何其他适当的技术来施加电功能层911。
[0093]芯片封装900可以例如包括第一半导体芯片920、第二半导体芯片922、以及第三半导体芯片924。包含例如第一、第二和第三电绝缘层930a、930b、930c的绝缘层压结构930可以嵌入导电芯片载体910、电功能层911和半导体芯片920、922和924。该绝缘层压结构930可以进一步包括第三结构化的导电层940，该第三结构化的导电层940被嵌入在处于芯片载体910底侧的绝缘层压结构930的两个电绝缘层(例如层930a、930c)之间。该绝缘层压结构930可以进一步包括至少一个直通连接950，该直通连接950可以提供经过绝缘层压结构930的任何电绝缘层930a、930b、930c的电连接。芯片封装900可以进一步包括可以施加到绝缘层压结构930的底侧的第一结构化的导电层942、以及可以例如施加到绝缘层压结构930的顶侧的第二结构化的导电层944。
[0094]第二结构化的导电层944可以包括第一区段944_1、第二区段944_2和第三区段944_3。第一、第二和第三区段944_1、944_2、944_3可以被配置作为芯片封装900的外部接触焊盘(外部端子)。第三结构化的导电层944的第二区段944_2和第三区段944_3可以包括电迹线或接触焊盘，其可以通过电直通连接而电耦接到电功能层911。通过示例的方式，耦接电阻层的直通连接可以仅仅耦接到电阻层而不耦接到芯片载体910。第三结构化的导电层的第二和第三区段944_2、944_3可以进一步包括耦接到芯片封装900的其他部件的电引线或迹线。芯片封装900可以进一步包括施加到绝缘层压结构930的底侧的电绝缘层970。
[0095]通过在第三导电层944的第二区段944_2处和第三区段944_3处的两个接触焊盘之间的电功能层911的电阻层所提供的电阻可能通过选择电功能层911的电阻层的材料来实现。而且，该电阻依赖于由直通连接950所形成的抽头之间的电阻层的维度量诸如例如厚度、长度、宽度等等。例如，该电阻可以在从10Ω到5000Ω的范围内，并且更具体地可以在从50Ω到500Ω的范围内。
[0096]芯片封装900还可以实施在芯片封装800中所图示的概念，也就是提供在载体910的分离部分(不是用作芯片载体)上的电功能层911。这个分离部分可以例如专门地用作电功能层911的载体或可以通过自身用作电功能层911。
[0097]在所有的实施例中，芯片封装可以被配置作为半桥电路。该半桥电路可以含有至少一个依据这里的描述来实施的无源器件(电感器、电容器或电阻器)。
[0098]之前提到的芯片封装的导电芯片载体10、210、310、410、510、610、710、810、910可以含有在100 μ m和500 μ m之间的范围内的厚度，并且更具体是大约250 μ m的厚度。
[0099]而且，之前提到的芯片封装的绝缘层压结构的第一电绝缘层30a、230a、330a、430a、530a、630a、730a、830a、930a可以含有在50 μ m和500 μ m之间的范围内的厚度，并且更具体是大约100 μ m的厚度。之前提到的芯片封装的绝缘层压结构的第二电绝缘层30b、230b、330b、430b、530b、630b、730b、830b、930b 可以含有在 20μπι和 200 μ m之间的范围内的厚度，并且更具体是大约50 μ m的厚度。之前提到的芯片封装的绝缘层压结构的第三电绝缘层 230c、330c、430c、530c、630c、730c、830c、930c 可以含有在 20 μ m 和 100 μ m 之间的范围内的厚度，并且更具体是大约45 μ m的厚度。
[0100]而且，之前提到的芯片封装的绝缘层压结构的第一、第二或第三结构化的导电层40、242、244、240、342、344、340、442、444、440、542、544、540、642、644、640、742、744、740、842、844、840、942、944、940可以含有在5 μ m和100 μ m之间的范围内的厚度，并且更具体是在40 μ m和50 μ m之间的厚度。
[0101]尽管在这里已图示和描述了具体实施例，对于本领域的那些普通技术人员来说将会明白的是，在没有背离本发明的范围的情况下，多种的替代和/或等价的实施方式可以取代所示出和所描述的具体实施例。本申请旨在覆盖在这里所讨论的具体实施例的任何适配或变化。所以，旨在本发明可以仅仅受权利要求书及其等效物限制。
【权利要求】
1.一种芯片封装，包括: 导电芯片载体； 至少一个半导体芯片，被附接到导电芯片载体； 绝缘层压结构，嵌入导电芯片载体和至少一个半导体芯片；以及无源电子器件，包括第一结构化的导电层，其中第一结构化的导电层延伸到层压结构的表面上方。
2.权利要求1的所述芯片封装，其中所述第一结构化的导电层电耦接到所述至少一个半导体芯片的接触焊盘。
3.权利要求1的所述芯片封装，其中所述第一结构化的导电层形成第一线圈。
4.权利要求1的所述芯片封装，其中所述无源电子器件进一步包括第二结构化的导电层。
5.权利要求4的所述芯片封装，其中所述第一结构化的导电层形成第一线圈，所述第二结构化的导电层形成第二线圈，并且所述第二线圈电耦接到所述第一线圈。
6.权利要求3的所述芯片封装，进一步包括: 磁芯，被嵌入到绝缘层压结构中。
7.权利要求6的所述芯片封装，其中所述磁芯被附接到所述导电芯片载体。
8.权利要求6的所述芯片封装，其中所述磁芯经过由所述导电芯片载体的主表面所限定的平面。
9.权利要求6的所述芯片封装，其中所述磁芯包括铁磁材料或高μ材料。
10.权利要求1的所述芯片封装，其中所述第一结构化的导电层形成电容器的第一板。
11.权利要求10的所述芯片封装，进一步包括施加到所述电容器的第一板的高ε电介质材料。
12.权利要求10的所述芯片封装，其中由所述导电芯片载体形成电容器的第二板。
13.权利要求10的所述芯片封装，其中由载体的第一部分形成所述导电芯片载体，由所述载体的第二部分形成电容器的第二板，并且所述载体的第一部分和所述载体的第二部分是彼此分离的。
14.权利要求1的所述芯片封装，其中所述第一结构化的导电层形成电阻器。
15.权利要求1的所述芯片封装，其中所述至少一个半导体芯片包括逻辑芯片和功率-H-* I I心/T O
16.—种芯片封装,包括: 导电芯片载体； 至少一个半导体芯片，被附接到导电芯片载体； 绝缘层，延伸到导电芯片载体上方； 无源电子器件，包括第一结构化的导电层，其中第一结构化的导电层延伸到绝缘层上方；以及 绝缘层压结构，嵌入所述导电芯片载体、所述至少一个半导体芯片和所述无源电子器件。
17.权利要求16的所述芯片封装，其中所述第一结构化的导电层电耦接到所述至少一个半导体芯片的接触焊盘。
18.权利要求17的所述芯片封装，其中所述第一结构化的导电层形成电容器的第一板。
19.权利要求18的所述芯片封装，其中由所述导电芯片载体形成电容器的第二板。
20.权利要求16的所述芯片封装，其中所述绝缘层包括高ε电介质材料。
21.权利要求16的所述芯片封装，其中所述第一结构化的导电层形成电阻器。
22.权利要求16的所述芯片封装，其中所述至少一个半导体芯片包括逻辑芯片和功率-H-* I I心/T O
【文档编号】H01L23/488GK104347561SQ201410361760
【公开日】2015年2月11日 申请日期:2014年7月28日 优先权日:2013年7月26日
【发明者】K.侯赛因, J.马勒, G.迈尔-贝格 申请人:英飞凌科技股份有限公司