一种具有屏蔽环的ldmos器件及其制备方法
【专利摘要】一种具有屏蔽环的LDMOS器件及其制备方法。本发明适用于集成电路制造领域，提供了具有屏蔽环的LDMOS器件及其制造方法，所述器件包括：P+硅衬底；在所述P+硅衬底上外延形成的P型外延区域；沟道区；源区；漂移区；漏区；栅极多晶硅；屏蔽环。本发明实施例，通过在LDMOS器件中添加屏蔽环，使得射频LDMOS器件的击穿电压得到改变，优化了射频LDMOS器件的性能。
【专利说明】一种具有屏蔽环的LDMOS器件及其制备方法
【技术领域】
[0001] 本发明属于集成电路领域，尤其涉及一种具有屏蔽环的LDMOS器件及其制备方 法。
【背景技术】
[0002] 横向双扩散场效应管（LateralDouble-diffusedMOS，LDM0S)是一种市场需求 大、发展前景广的射频功率器件。在射频无线通信领域，基站和长距离发射机几乎全部使用 硅基LDMOS高功率晶体管；此外，LDMOS还广泛应用于射频放大器，如HF、VHF和UHF通信系 统、脉冲雷达、工业、科学和医疗应用、航空电子和WiMAXTM通信系统等领域。由于LDMOS具 有高增益、高线性、高耐压、高输出功率和易与CMOS工艺兼容等优点，硅基LDMOS晶体管已 成为射频半导体功率器件的一个新热点。与SiGe和GaAs工艺相比，虽然SiLDMOS技术的 高频性能和噪声性能并不是最优，但其工艺最为成熟、成本最低、功耗最小、应用也最为广 泛，尤其是随着器件特征尺寸的等比例缩小，LDMOS晶体管的频率和噪声特性也逐渐得到改 善，因此从长远来看，硅基LDMOS射频电路将是未来发展的趋势。
[0003] 如图1所示，是现有射频LDMOS器件的结构示意图；现有射频LDMOS器件的基本结 构包括：
[0004] P+硅衬底101即掺高浓度P型杂质的衬底以及形成于所述P+硅衬底上方的P-外 延层102 ;所述P+硅衬底101的电阻率为0. 01欧姆·厘米?0. 02欧姆?厘米，所述P-外 延层102的厚度和掺杂浓度根据器件耐压的要求不同进行设置，如器件耐压为60伏的话， 所述P-外延层102的厚度约为5微米?8微米。
[0005] 利用注入和扩散形成的P+下沉层（P+SINKER) 103,该P+下沉层103穿过所述P-外 延层102并且所述P+下沉层103的底部进入到所述P+硅衬底101中。
[0006]P阱104,该P阱104用于形成器件的沟道区。
[0007] 栅极氧化层以及栅极多晶硅108,覆盖于所述P阱104的上方，被所述栅极多晶硅 108的所述P阱104形成沟道区。
[0008] 漂移区105,由形成于所述P-外延层102中的N-掺杂区组成，所述漂移区105和 所述栅极多晶娃108的一侧相邻。
[0009] 源区106,由一N+掺杂区组成，和所述栅极多晶硅108的另一侧自对准。
[0010] 漏区107,由一N+掺杂区组成，和所述栅极多晶硅108的相隔一段距离，且是通过 所述漂移区105和所述P阱104相连接。
[0011] 通过金属图形109引出源极S、漏极D和栅极G。从漏区107到漏极D包括了多层 金属层以及用于相邻金属层之间的连接的接触孔和通孔，其中接触孔用于漏区107和第一 层金属的连接，通孔用于金属层之间的连接。源区106和源极S之间也包括了多层金属层 以及用于相邻金属层之间的连接的接触孔和通孔，源极S也可以是硅片背面的金属110,栅 极多晶硅108和栅极G之间也包括了多层金属层以及用于相邻金属层之间的连接的接触孔 和通孔。
[0012] 所述P+硅衬底101减薄后在背面形成有背面金属110,所述背面金属110通过所 述P+硅衬底101、所述P+下沉层103和所述源极S相连接或作为源极。
[0013] 击穿电压是LDMOS最重要的静态参数之一，良好的耐压特性是LDMOS器件可靠性 的重要体现。采用平面工艺制作LDMOS器件，由于P-N结表面受到曲率半径、氧化层中正电 荷以及Si/Si02界面态的影响，使得P-N结表面处的电场增大，P-N结击穿首先在表面发生， 为了提高击穿电压而在P-N结边缘采取的减小表面电场的技术称为结终端技术。本发明提 供了一种通过漂移区注入剂量的改变提高射频LDMOS击穿电压的方法，该方法能够对对器 件的阈值电压、击穿电压及频率特性等主要参数进行优化，从而设计出具有优异性能指标 要求的RFLDMOS器件。
【发明内容】
[0014] 本发明实施例的目的在于提供一种具有屏蔽环的LDMOS器件及其制备方法，以解 决现有技术的无法优化射频器件击穿电压的问题。
[0015] 本发明实施例是这样实现的，一种具有屏蔽环的LDMOS器件，所述器件包括：
[0016] P+硅衬底；
[0017] 在所述P+硅衬底上外延形成的P型外延区域；
[0018] 由形成于所述P型外延区域中的P阱组成的沟道区；
[0019] 由形成于所述P阱中的N+掺杂区组成的源区；
[0020] 由形成于所述P型外延区域中的N-掺杂区组成的漂移区，所述漂移区与所述沟道 区相邻；
[0021] 由形成于所述漂移区中的N+掺杂区组成的漏区，所述漏区与所述沟道区相隔一 横向距离；
[0022] 由形成于所述沟道区上方的多晶硅组成的栅极多晶硅，所述栅极多晶硅与所述沟 道区之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅 的另一侧边缘大于等于所述沟道区和所述漂移区的相接边缘；
[0023] 由钨硅构成的屏蔽环。
[0024] 本发明实施例的另一目的在于提供一种具有屏蔽环的LDMOS器件的制备方法，所 述方法包括：
[0025] 制备P+硅衬底；
[0026] 通过在所述P+硅衬底上外延形成P型外延区域；
[0027] 通过形成于所述P型外延区域中的P阱组成沟道区；
[0028] 通过形成于所述P阱中的N+掺杂区组成源区；
[0029] 通过形成于所述P型外延区域中的N-掺杂区组成漂移区，所述漂移区与所述沟道 区相邻；
[0030] 通过形成于所述漂移区中的N+掺杂区组成漏区，所述漏区与所述沟道区相隔一 横向距离；
[0031] 通过形成于所述沟道区上方的多晶硅组成栅极多晶硅，所述栅极多晶硅与所述沟 道区之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅 的另一侧边缘大于等于所述沟道区和所述漂移区的相接边缘；
[0032] 通过钨硅构成的屏蔽环。
[0033] 本发明实施例，通过在LDMOS器件中添加屏蔽环，使得LDMOS器件的击穿电压得到 改变，优化了射频LDMOS器件的性能。
【专利附图】
【附图说明】
[0034] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述 中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些 实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些 附图获得其他的附图。
[0035] 图1是现有技术提供的射频LDMOS器件的结构图；
[0036] 图2是本发明实施例提供的经ISETCAD工艺仿真得到的LDMOS器件结构示意图；
[0037] 图3是本发明实施例提供的具有屏蔽环的LDMOS器件的结构图。
【具体实施方式】
[0038] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并 不用于限定本发明。
[0039] 为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。
[0040] 实施例一
[0041] 如图2所示为本发明实施例提供的经ISETCAD工艺仿真得到的LDMOS器件结构 示意图，该LDMOS器件的结构图，如图3所示，为了便于说明，仅示出与本发明实施例相关的 部分，包括：
[0042] 电阻率为0· 05?0· 15Ω/cm3的P+硅衬底。
[0043] 在本发明实施例中，射频LDMOS(LateralDouble-diffusedM0S，简称：横向双扩 散场效应管）器件是制作在P+硅衬底上的，该射频LDMOS器件首先包括：电阻率为0. 05? 0· 15Ω/cm3的P+娃衬底。
[0044] 在所述P+娃衬底上外延形成的厚度为9μm、掺杂浓度为6*1014cnT3?8*1014cnT3 的P型外延区域。
[0045] 在本发明实施例中，在该P+硅衬底之上有通过外延形成的厚度为9μm、掺杂浓度 为6*1014cnT3?8*1014cnT3的P型外延区域。
[0046] 由形成于所述P型外延区域中的P阱组成的B杂质注入剂量为2*1013cnT2? 4*1013cnT2、能量为40?60Kev、1000?IKKTC高温推进时间为40?60min的沟道区。
[0047] 在本发明实施例中，该射频LDMOS器件还包括B杂质注入剂量为2*1013CnT2? 4*1013cnT2、能量为40?60Kev、1000?IKKTC高温推进时间为40?60min的沟道区。
[0048] 由形成于所述P阱中的N+掺杂区组成的场氧厚度为1. 8?2. 2μm的源区。
[0049] 在本发明实施例中，该射频LDMOS器件还包括场氧厚度为1. 8?2. 2 μ m的源区。
[0050] 由形成于所述P型外延区域中的N-掺杂区组成的As杂质注入剂量为 I.l*1012cnT2 ?I. 5*1012cnT2、能量为 140 ?160Kev、1000?IKKTC高温推进时间为 40 ? 70min、长度为2μm?4μm的漂移区，所述漂移区与所述沟道区相邻。
[0051] 在本发明实施例中，该射频LDMOS器件还包括As杂质注入剂量为I.l*1012cm_2? I. 5*1012cnT2、能量为140?160Kev、1000?IKKTC高温推进时间为40?70min、长度为 2μm?4μm的漂移区，其中该漂移区与上述的沟道区相邻。
[0052] 由形成于所述漂移区中的N+掺杂区组成的AS杂质注入剂量为4*1015cnT2? 6*1015cnT2、能量为80?120Kev、900?KKKTC快速热处理30min的漏区，所述漏区与所述 沟道区相隔一横向距离。
[0053] 在本发明实施例中，该射频LDMOS器件还包括AS杂质注入剂量为4*1015cm_2? 6*1015cnT2、能量为80?120Kev、900?KKKTC快速热处理30min的漏区，其中该漏区与上 述的沟道区相隔一横向距离。
[0054] 由形成于所述沟道区上方的多晶硅组成的栅氧厚度为300?400A、多晶硅厚度 为4000?5000A的栅极多晶硅，所述栅极多晶硅与所述沟道区之间隔离有栅极氧化层， 所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另一侧边缘大于等于所述沟 道区和所述漂移区的相接边缘。
[0055]在本发明实施例中，该射频LDMOS器件还包括栅氧厚度为300?400A、多晶硅 厚度为4000?5000A的栅极多晶硅，该栅极多晶硅与上述的沟道区之间隔离有栅极氧化 层，该栅极多晶硅的一侧和上述的源区对准，该栅极多晶硅的另一侧边缘大于等于上述沟 道区和上述漂移区的相接边缘。
[0056] 由钨硅构成的长度为0. 7?0. 8 μ m的屏蔽环。
[0057] 在本发明实施例中，该射频LDMOS器件还包括由钨硅构成的长度为0. 7?0. 8μm 的屏蔽环，在一些优选实施例中，该屏蔽环的长度为〇. 75μπι。
[0058] 通过仿真处理，本发明提供的射频LDMOS器件的击穿电压得到改变，使得射频 LDMOS器件的击穿电压得到优化。
[0059] 作为本发明的一个优选实施例，所述具有屏蔽环的LDMOS器件包括：
[0060] 电阻率为0· 08 Ω /cm3的P+硅衬底；
[0061] 在所述P+硅衬底上外延形成的厚度为9μπι、掺杂浓度为7*1014cm_3的P型外延区 域；
[0062] 由形成于所述P型外延区域中的P阱组成的B杂质注入剂量为3*1013cnT2、能量为 50Kev、1050°C高温推进时间为40?60min的沟道区；
[0063] 由形成于所述P阱中的N+掺杂区组成的场氧厚度为2μm的源区；
[0064] 由形成于所述P型外延区域中的N-掺杂区组成的As杂质注入剂量为 I. 2*1012cm_2、能量为150Kev、1050°C高温推进时间为60min的漂移区，所述漂移区与所述沟 道区相邻；
[0065] 由形成于所述漂移区中的N+掺杂区组成的AS杂质注入剂量为5*1015cnT2、能量为 100KeV、950°C快速热处理30min的漏区，所述漏区与所述沟道区相隔一横向距离；
[0066] 由形成于所述沟道区上方的多晶硅组成的栅氧厚度为350A、多晶硅厚度为 4500A的栅极多晶硅；
[0067]由钨硅构成的长度为0. 7μm的屏蔽环。
[0068] 通过实施本实施例，射频LDMOS器件的击穿电压可以为100V。
[0069] 作为本发明的又一个优选实施例，所述具有屏蔽环的LDMOS器件包括：
[0070] 电阻率为0· 07 Ω /cm3的P+硅衬底；
[0071] 在所述P+硅衬底上外延形成的厚度为9μπι、掺杂浓度为8*1014cm_3的P型外延区 域；
[0072] 由形成于所述P型外延区域中的P阱组成的B杂质注入剂量为4*1013cnT2、能量为 40Kev、1050°C高温推进时间为40min的沟道区；
[0073] 由形成于所述P阱中的N+掺杂区组成的场氧厚度为2. 2μm的源区；
[0074] 由形成于所述P型外延区域中的N-掺杂区组成的As杂质注入剂量为 I. 3*1012cm_2、能量为160Kev、1100°C高温推进时间为50min的漂移区，所述漂移区与所述沟 道区相邻；
[0075] 由形成于所述漂移区中的N+掺杂区组成的AS杂质注入剂量为6*1015cnT2、能量为 120Kev、1000°C快速热处理30min的漏区，所述漏区与所述沟道区相隔一横向距离；
[0076] 由形成于所述沟道区上方的多晶硅组成的栅氧厚度为400A、多晶硅厚度为 5000A的栅极多晶硅；
[0077] 由钨硅构成的长度为0· 75μm的屏蔽环。
[0078] 通过实施本实施例，射频LDMOS器件的击穿电压可以为110V。
[0079] 作为本发明的再一个优选实施例，所述具有屏蔽环的LDMOS器件包括：
[0080] 电阻率为0. 05 Ω /cm3的P+硅衬底；
[0081] 在所述P+硅衬底上外延形成的厚度为9μπκ掺杂浓度为6*1014cnT3的P型外延区 域；
[0082] 由形成于所述P型外延区域中的P阱组成的B杂质注入剂量为2*1013cnT2、能量为 60Kev、1000°C高温推进时间为60min的沟道区；
[0083] 由形成于所述P阱中的N+掺杂区组成的场氧厚度为1. 8 μ m的源区；
[0084] 由形成于所述P型外延区域中的N-掺杂区组成的As杂质注入剂量为 I. 2*1012cm_2、能量为150Kev、1000°C高温推进时间为50min的漂移区，所述漂移区与所述沟 道区相邻；
[0085] 由形成于所述漂移区中的N+掺杂区组成的AS杂质注入剂量为4*1015cnT2、能量为 80Kev、900°C快速热处理30min的漏区，所述漏区与所述沟道区相隔一横向距离；
[0086] 由形成于所述沟道区上方的多晶硅组成的栅氧厚度为300A、多晶硅厚度为 4000A的栅极多晶硅；
[0087] 由钨硅构成的长度为0· 8 μ m的屏蔽环。
[0088] 通过实施本实施例，射频LDMOS器件的击穿电压可以为105V。
[0089] 实施例二
[0090] 本发明实施例提供的遮光器件制备方法的流程图，所述方法包括以下步骤：
[0091] 制备电阻率为0. 05?0. 15 Ω /cm3的P+硅衬底；
[0092] 通过所述P+娃衬底上外延形成厚度为9μm、掺杂浓度为6*1014cnT3?8*1014cnT3 的P型外延区域；
[0093] 通过形成于所述P型外延区域中的P阱组成B杂质注入剂量为2*1013cnT2? 4*1013cnT2、能量为40?60Kev、1000?IKKTC高温推进时间为40?60min的沟道区；
[0094] 通过形成于所述P阱中的N+掺杂区组成场氧厚度为1. 8?2. 2μm的源区；
[0095] 通过形成于所述P型外延区域中的N-掺杂区组成As杂质注入剂量为 I.l*1012cnT2 ?I. 5*1012cnT2、能量为 140 ?160Kev、1000?IKKTC高温推进时间为 40 ? 70min、长度为2μm?4μm的漂移区，所述漂移区与所述沟道区相邻；
[0096] 通过形成于所述漂移区中的N+掺杂区组成AS杂质注入剂量为4*1015cnT2? 6*1015cnT2、能量为80?120Kev、900?KKKTC快速热处理30min的漏区，所述漏区与所述 沟道区相隔一横向距离；
[0097] 通过形成于所述沟道区上方的多晶硅组成栅氧厚度为300?400人、多晶硅厚度 为4000?5000A的栅极多晶硅，所述栅极多晶硅与所述沟道区之间隔离有栅极氧化层，所 述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另一侧边缘大于等于所述沟道 区和所述漂移区的相接边缘；
[0098] 通过钨硅构成长度为0. 7?0. 8 μ m的屏蔽环。
[0099] 通过实施本实施例，射频LDMOS器件的击穿电压可以得到优化。
[0100] 本领域普通技术人员还可以理解，实现上述实施例方法中的全部或部分步骤是可 以通过程序来指令相关的硬件来完成，所述的程序可以在存储于一计算机可读取存储介质 中，所述的存储介质，包括R0M/RAM、磁盘、光盘等。
[0101] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精 神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【权利要求】
1. 一种具有屏蔽环的LDMOS器件，其特征在于，所述器件包括： P+硅衬底； 在所述P+硅衬底上外延形成的P型外延区域； 由形成于所述P型外延区域中的P阱组成的沟道区； 由形成于所述P阱中的N+掺杂区组成的源区； 由形成于所述P型外延区域中的N-掺杂区组成的漂移区，所述漂移区与所述沟道区相 邻； 由形成于所述漂移区中的N+掺杂区组成的漏区，所述漏区与所述沟道区相隔一横向 距离； 由形成于所述沟道区上方的多晶硅组成的栅极多晶硅，所述栅极多晶硅与所述沟道区 之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另 一侧边缘大于等于所述沟道区和所述漂移区的相接边缘； 由钨硅构成的屏蔽环。
2. 如权利要求1所述的LDM0S器件，其特征在于，所述器件包括： 电阻率为0. 05?0. 15 Q /cm3的P+娃衬底； 在所述P+硅衬底上外延形成的厚度为9 y m、掺杂浓度为6*1014cm_3?8*1014cm_3的P 型外延区域； 由形成于所述P型外延区域中的P阱组成的B杂质注入剂量为2*1013cnT2?4*10 13cnT2、 能量为40?60Kev、1000?1100°C高温推进时间为40?60min的沟道区； 由形成于所述P阱中的N+掺杂区组成的场氧厚度为1. 8?2. 2 y m的源区； 由形成于所述P型外延区域中的N-掺杂区组成的As杂质注入剂量为1. l*1012cnT2? 1. 5*1012cnT2、能量为140?160Kev、1000?1KKTC高温推进时间为40?70min、长度为 2 y m?4 y m的漂移区，所述漂移区与所述沟道区相邻； 由形成于所述漂移区中的N+掺杂区组成的AS杂质注入剂量为4*1015cnT2?6*10 15cnT2、 能量为80?120Kev、900?1000°C快速热处理30min的漏区，所述漏区与所述沟道区相隔 一横向距离； 由形成于所述沟道区上方的多晶硅组成的栅氧厚度为300?400 A、多晶硅厚度为 4000?5000 A的栅极多晶硅，所述栅极多晶硅与所述沟道区之间隔离有栅极氧化层，所 述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另一侧边缘大于等于所述沟道 区和所述漂移区的相接边缘； 由钨硅构成的长度为〇. 7?0. 8 i! m的屏蔽环。
3. 如权利要求1?2任一项所述的LDM0S器件，其特征在于，所述屏蔽环的长度为 0? 75 u m〇
4. 如权利要求1?2任一项所述的LDMOS器件，其特征在于，所述LDMOS器件的击穿电 压为110v。
5. -种具有屏蔽环的LDMOS器件的制备方法，其特征在于，所述方法包括： 制备P+硅衬底； 通过在所述P+硅衬底上外延形成P型外延区域； 通过形成于所述P型外延区域中的P阱组成沟道区； 通过形成于所述P阱中的N+掺杂区组成源区； 通过形成于所述P型外延区域中的N-掺杂区组成漂移区，所述漂移区与所述沟道区相 邻； 通过形成于所述漂移区中的N+掺杂区组成漏区，所述漏区与所述沟道区相隔一横向 距离； 通过形成于所述沟道区上方的多晶硅组成栅极多晶硅，所述栅极多晶硅与所述沟道区 之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另 一侧边缘大于等于所述沟道区和所述漂移区的相接边缘； 通过钨硅构成的屏蔽环。
6. 如权利要求5所述的制备方法，其特征在于，所述方法包括： 制备电阻率为〇. 05?0. 15 Q /cm3的P+硅衬底； 通过所述P+娃衬底上外延形成厚度为9 y m、掺杂浓度为6*1014cnT3?8*1014cnT3的P 型外延区域； 通过形成于所述P型外延区域中的P阱组成B杂质注入剂量为2*1013cnT2?4*10 13cnT2、 能量为40?60Kev、1000?1100°C高温推进时间为40?60min的沟道区； 通过形成于所述P阱中的N+掺杂区组成场氧厚度为1. 8?2. 2 y m的源区； 通过形成于所述P型外延区域中的N-掺杂区组成As杂质注入剂量为1. l*1012cnT2? 1. 5*1012cnT2、能量为140?160Kev、1000?1KKTC高温推进时间为40?70min、长度为 2 y m?4 y m的漂移区，所述漂移区与所述沟道区相邻； 通过形成于所述漂移区中的N+掺杂区组成AS杂质注入剂量为4*1015cnT2?6*10 15cnT2、 能量为80?120Kev、900?1000°C快速热处理30min的漏区，所述漏区与所述沟道区相隔 一横向距离； 通过形成于所述沟道区上方的多晶硅组成栅氧厚度为300?400 A、多晶硅厚度为 4000?5000 A的栅极多晶硅，所述栅极多晶硅与所述沟道区之间隔离有栅极氧化层，所述 栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另一侧边缘大于等于所述沟道区 和所述漂移区的相接边缘； 通过鹤娃构成长度为0. 7?0. 8 li m的屏蔽环。
7. 如权利要求5?6任一项所述的制备方法，其特征在于，所述屏蔽环的长度为 0? 75 u m〇
8. 如权利要求5?6任一项所述的制备方法，其特征在于，所述LDM0S器件的击穿电压 为 110v。
【文档编号】H01L21/336GK104347724SQ201410457682
【公开日】2015年2月11日 申请日期:2014年9月10日 优先权日:2014年9月10日
【发明者】杜寰 申请人:上海联星电子有限公司