沟槽型igbt及制备方法
【专利摘要】本发明公开了一种沟槽型IGBT及制备方法，通过硅衬底中间区域增加掺杂较重的P型区和N型区，诱导电子流向N结型区集中，并穿过P型区区域，通过P型体区最终到达集电极，由于电中性原则，电子的集中增加了电子在N型区外围的浓度，这提高了空穴在N型区外围的浓度，从而提高了该区域的电导调制效应，而空穴则通过P型区扩散至发射极；本发明利用了电荷平衡原则，通过增加在该区域的电场强度，因此使得在相同漂移区厚度下可以获得更大的电压，进而降低厚度和提高电导调制效应，有效降低了器件的导通压降。
【专利说明】沟槽型IGBT及制备方法
【技术领域】
[0001]本发明涉及功率晶体管领域，具体涉及一种沟槽型IGBT及制备方法。
【背景技术】
[0002]IGBT(InsulatedGateBipolarTransistor)，绝缘栅双极型晶体管，是由 BJT(双极型三极管)和MOS(绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和GTR(gianttransistor，大功率晶体管)的低导通压降两方面的优点。GTR饱和压降低，载流密度大，但驱动电流较大；M0SFET驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低。非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域，目前已被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。随着半导体材料和加工工艺的不断进步，IGBT的电流密度、耐压和频率不断得到提升。市场上的IGBT器件的耐压高达6500V，单管芯电流高达200A，频率达到300kHz。在高频大功率领域，目前还没有任何一个其它器件可以代替它。
[0003]由于对IGBT器件的需求不断旺盛，IGBT器件技术和IGBT产品的应用都得到了突飞猛进的发展，目前IGBT器件已经从平面型IGBT器件到沟槽型IGBT器件，采用沟槽栅的IGBT器件技术成为了新一代技术的亮点。与常规平面沟槽栅结构不同，沟槽型沟槽栅向基区内部延伸，导电沟道不再是水平而是垂直方向，这种结构特点可以使IGBT基区PIN效应增强，沟槽栅附近过剩载流子浓度增大，从而有效地提高电导调制效应并降低导通压降。同时由于沟道电流是垂直方向，不再存在JEFT效应，使得芯片沟槽栅密度的增大不再受限制，可以大大增强IGBT的导通电流能力。
[0004]图1所示的为依据现有技术所制备出的一种沟槽型IGBT器件图，包括:集电区18，在集电区18上覆盖有外延层10，在外延层10的顶部设置有若干沟槽栅12，且沟槽栅12与外延层10之间设置有一栅氧化层11 ;相邻沟槽栅12的衬底设置有P型体区13，在P型体区13之上的且位于外延层10上表面以下设置有N型有源区14，在N型有源区14和P型体区13之间设置有P型有源区15 ;外延层10之上设置有一图案化的ILD (层间介质层)层16，位于ILD层16上表面覆盖有集电区17，且该集电区17通过ILD层16的开口连接P型有源区15和N型有源区14。
[0005]照这种方法做出来的IGBT器件，其电场分布平滑，如图3中301所示；同时电压为电场的积分，因此需要较厚的N型衬底获得同等耐压，同时由于背面注入的空穴流比较分散，导致空穴浓度低，如图4中401所示。以上因素都限制了 IGBT器件的工作性能。
【发明内容】
[0006]本发明提供了一种沟槽型IGBT器件制备方法，其中，包括如下步骤:
[0007]步骤S1:提供一掺杂的衬底，进行第一离子注入工艺，在所述衬底内形成若干间隔开的第一埋层注入区；
[0008]之后再进行第二离子注入工艺，在相邻的两个所述第一埋层注入区之间形成第二埋层注入区，所述第一埋层注入区和所述第二埋层注入区的深度相同且导电类型相反；
[0009]步骤S2:刻蚀所述衬底，在所述衬底顶部形成若干间隔开的沟槽，每个第二埋层注入区上方都设置有一个沟槽，且沟槽的底部与第二埋层注入区间预留有一预设距离而将它们间隔开；
[0010]步骤S3:在所述沟槽底部和侧壁制备一层栅氧化层，之后再在沟槽内制备IGBT器件的沟槽式栅极。
[0011]上述的制备方法，其中，所述第一埋层注入区在垂直方向上位于两相邻沟槽之间。
[0012]上述的制备方法，其中，
[0013]先形成所述第一埋层注入区，之后在相邻的两个所述第一埋层注入区之间形成第二埋层注入区；或
[0014]先形成所述第二埋层注入区，之后在相邻的两个所述第二埋层注入区之间形成第一埋层注入区。
[0015]上述的制备方法，其中，采用如下方法形成所述第一埋层注入区和所述第二埋层注入区:
[0016]提供所述衬底，以一图案化的光刻胶为注入掩膜对所述衬底正面进行第一次离子注入，以在所述衬底中形成若干间隔开的第一埋层注入区，移除光刻胶；
[0017]再制备另一图案化的光刻胶以作为注入掩膜对所述衬底正面进行第二次离子注入，以在相邻两个所述第一埋层注入区之间形成一第二埋层注入区。
[0018]上述的制备方法，其中，所述第一埋层注入区为P型注入区，所述第二埋层注入区为N型注入区。
[0019]上述的制备方法，其中，所述第一埋层注入区和所述第二埋层注入区的离子掺杂浓度均大于所述衬底的掺杂浓度。
[0020]上述的制备方法，其中，所述衬底为N型掺杂。
[0021]同时本发明还提供了一种沟槽型IGBT器件，其中，包括:
[0022]位于一集电区之上的一衬底，所述衬底中设置有埋层注入层，所述埋层注入层包括第一埋层注入区和第二埋层注入区，所述第一埋层注入区和所述第二埋层注入区的深度相同且导电类型相反，任意一所述第二埋层注入区与位于该第二埋层注入区两侧的两个第一埋层注入区均形成接触；
[0023]所述衬底顶部设置有若干间隔开的沟槽，所述沟槽与所述第二埋层注入区一对一地在竖直方向上形成重叠，且所述沟槽不与所述第二埋层注入区形成接触，各所述沟槽内填充有沟槽栅，且所述沟槽栅与衬底之间设置有一栅氧化层；
[0024]相邻沟槽之间的衬底中设置有P型体区，位于所述P型体区与衬底上表面之间设置有N型有源区，相邻沟槽之间的N型有源区和P型体区中形成一体化的P型有源区。
[0025]上述的沟槽型IGBT器件，其中，所述第一埋层注入区为P型注入区，所述第二埋层注入区为N型注入区。
[0026]上述的沟槽型IGBT器件，其中，所述第一埋层注入区和所述第二埋层注入区的离子掺杂浓度均大于所述衬底的掺杂浓度。
[0027]本发明通过硅衬底中间区域增加掺杂相对较重的P和N深结，诱导电子流向N深结集中，并穿过N深结区域，最终到达集电区，由于电中性原则，电子的集中增加了电子该N深结外围的浓度，这提高了空穴在N深结外围的浓度，从而提高了该区域的电导调制效应，而空穴则通过P深结扩散至发射极；同时利用了电荷平衡原则，增加在该区域的电场强度，因此使得在相同漂移区厚度下可以获得更大的电压，进而降低厚度和提高电导调制效应，有效降低了器件的导通压降。
【专利附图】
【附图说明】
[0028]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
[0029]图1为现有技术中制备沟槽型IGBT的流程图；
[0030]图2A至2K为本发明提供的一种制备IGBT器件的流程图；
[0031]图3为本发明制备出的IGBT器件与传统的IGBT器件的电场分布对比图；
[0032]图4为本发明制备出的IGBT器件与传统的IGBT器件的空穴浓度分布对比图。
【具体实施方式】
[0033]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0034]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0035]本发明提供了一种沟槽型IGBT的制备工艺，通过在硅衬底中间区域增加掺杂相对较重的P型区和N型区，在降低芯片的厚度的同时，还提高了电导调制效应，并有效降低了器件的导通压降。为了实现该技术效果，本发明采用的技术方案如下。
[0036]首先执行步骤S1:提供一掺杂的衬底100，进行第一离子注入工艺，在衬底100内一预设深度处形成若干间隔开的第一埋层注入区110，之后进行第二离子注入工艺，在相邻的两个第一埋层注入区110之间形成有第二埋层注入区120。其中，第一埋层注入区110和第二埋层注入区120的深度相同且导电类型相反。在一作为示范但并不作为局限的实施例中，形成的第一注入区110和第二注入区120深度一般控制在5um至20um之间(可视为第一注入区110和第二注入区120在竖直方向上的厚度)。在一可选但并不作为局限的实施例中，任意一第二埋层注入区120与位于该第二埋层注入区120两侧的两个第一埋层注入区110均形成接触。如图2A至2C所示。
[0037]在一可选的实施例中，首先在衬底100上涂布光刻胶，采用P深结光罩对衬底100的正面的部分区域注入高能量的P型杂质，在衬底中100 —预设深度中形成第一埋层注入区110，去除光刻胶；之后再涂布新的光刻胶，采用N深结光罩对衬底100的正面的部分区域注入高能量的N型杂质，在衬底100中的相邻第一埋层注入区110之间形成第二埋层注入区120，去除光刻胶。在完成N/P的高能量质注入后，均进行依次退火处理，以对注入的杂质进行激活。
[0038]在本发明中，采用重掺杂形成上述的第一埋层注入区110和第二埋层注入区120，使得第一埋层注入区110和第二埋层注入区120的离子掺杂浓度均大于衬底100的离子掺杂浓度。同时在实际应用中，形成第一埋层注入区I1和第二埋层注入区120的先后顺序并不仅仅局限于上述实施例，例如在其他一些实施例中，亦可先形成第二埋层注入区120，之后在形成第一埋层注入区110，步骤与上文基本相同，只是顺序有所不同，对本发明并不影响。优选的，衬底100为N-型掺杂，作为IGBT器件的漂移区(N-Drift)。
[0039]执行步骤S2:进行光刻和刻蚀工艺，以在衬底100顶部形成若干间隔开的沟槽200，用以制备IGBT的沟槽栅。其中，在衬底100顶部形成的沟槽200在竖直方向上与第二埋层注入区120形成一对一的重叠，即在每个第二埋层注入区120上方都设置有一个沟槽200。同时沟槽200的底部与第二埋层注入120区间预留有一预设距离以将沟槽200和第二埋层注入区120间隔开来。在一作为示范但并不作为局限的实施例中，第一注入区110和第二注入区120的顶部与沟槽200之间的距离需设置在1um至20um之间。如图2D所
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[0040]执行步骤S3:在形成沟槽200后，在沟槽200暴露的表面形成一层栅氧化层101，之后填充多晶硅覆盖在衬底100的上表面并将沟槽进行填充，之后进行平坦化处理，移除衬底100上表面的多晶硅，保留沟槽200内的多晶硅作为IGBT器件的沟槽栅102。如图2E所示。
[0041]执行步骤S4:在相邻沟槽之间的衬底顶部形成P型体区103，并在P型体区103顶部形成N型有源区104，以及在相邻两个沟槽之间的N型有源区104和P型体区103中形成一体化的P型有源区105。如图2F至2H所示。
[0042]具体的，首先在外延层100’正面注入低掺杂的硼，进行退火以在相邻沟槽200之间顶部的外延层100’中形成P型体区103 ;之后再采用NP光罩，对P型体区103所在区域的表面进行N型杂质的重掺杂工艺，从而在P型体区103表面形成N型有源区104 ;之后再采用PP光罩，进行P型杂质的重掺杂工艺，在相邻两个沟槽200之间的N型有源区104和P型体区103中形成一体化的P型有源区105，且该P型有源区105通过衬底100的上表面予以外露。
[0043]在一可选但并不作为局限的实施例中，形成的P型有源区105的形状为上宽下窄的台阶状。
[0044]执行步骤S5:沉积 ILD(Interlayer dielectric layer,层间介质层)层 106 覆盖在外延层100’上表面并刻蚀ILD层106，在ILD层106中形成将P型有源区105和部分N型有源区104暴露出的通孔，之后沉积金属层覆盖在在ILD层106的上表面并将通孔进行填充以作为发射极107，之后对衬底100背面进行P型元素的注入以形成集电区108。其中，集电区108的离子掺杂浓度大于衬底100的掺杂浓度。如图21至2K所示。
[0045]上述步骤完成后，最终形成了图2K所示的结构。在衬底100形成有若干交替分布的P深结和N深结区，相比较传统器而言可以提高该区域的电场强度，如图3中的302曲线所示；而电压为电场的积分，由此在保证同等耐压强度的前提下可以通过降低衬底厚度，同时可以让MOS结构的电子流集中在N深结区域(即第二埋层注入区120)，提高了该区域的电子浓度，由于电中性原则，该区域附近的空穴密度大幅提高，如图4中402所示，然后穿过P深结区(即第一埋层注入区110)，通过P型体区到达发射极；由于提高了空穴流的集中程度，所以提高了硅衬底中间区域的电导调制强度，有效降低了器件的导通压降。
[0046]同时本发明还提供了一种沟槽型IGBT器件，可参照图2K所示，包括:
[0047]位于一 P型集电区108之上的一 N型衬底100，衬底100中在一预设深度设置有埋层注入层，埋层注入层包括第一埋层注入区I1和第二埋层注入区120，第一埋层注入区110和第二埋层注入区120的深度相同且导电类型相反，任意一第二埋层注入区120与位于该第二埋层注入区120两侧的两个第一埋层注入区110均形成接触。
[0048]作为可选项，上述的第一埋层注入区110为P型注入区，第二埋层注入区120为N型注入区。上述的第一埋层注入区110和第二埋层注入区120的离子掺杂浓度均大于衬底100的离子掺杂浓度，同时P型集电区108的离子掺杂浓度也大于衬底100的离子掺杂浓度。
[0049]衬底100顶部设置有若干间隔开的沟槽，各沟槽中填充有沟槽栅102，沟槽栅102与衬底100之间设置有一栅氧化层101。其中，在本发明一优选但并不作为局限的实施例中，沟槽栅102与第二埋层注入区120 —对一的在竖直方向上形成重叠，且沟槽不与第二埋层注入区120形成接触。
[0050]相邻沟槽之间的衬底100中设置有P型体区103，位于P型体区103上表面且靠近沟槽侧壁处的衬底100表面设置有N型有源区104，相邻两个沟槽之间的N型有源区104和P型体区103中形成一体化的P型有源区105，且该P型有源区105通过衬底100的顶面外露。
[0051]在衬底100的顶部设置有ILD层106，在该ILD层106中具有暴露出P型有源区105和部分N型有源区104的通孔，通孔内填充有金属，且该金属还覆盖在ILD层106的上表面，以作为发射极107。
[0052]综上所述，由于本发明采用了如上技术方案，通过在漂移区内形成深P型和深N型结，相比较传统器件可以提高该区域的电场强度，如图3中的302曲线所示；而电压为电场的积分，由此在保证同等耐压强度的前提下可以降低衬底厚度，同时可诱导MOS结构的电子流集中在N深结区域(即第二注入区120)，提高了该区域的电子浓度，由于电中性原则，该区域附近的空穴密度大幅提高(参照图4中402曲线所示)，然后空穴穿过P深结区(即第一注入区110)，通过P型体区103到达发射极107，因为提高了空穴流的集中程度，所以提高了硅衬底中间区域的电导调制强度，有效降低了器件的导通压降。
[0053]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种沟槽型IGBT器件制备方法，其特征在于，包括如下步骤: 步骤S1:提供一掺杂的衬底，进行第一离子注入工艺，在所述衬底内形成若干间隔开的第一埋层注入区； 之后再进行第二离子注入工艺，在相邻的两个所述第一埋层注入区之间形成第二埋层注入区，所述第一埋层注入区和所述第二埋层注入区的深度相同且导电类型相反； 步骤S2:刻蚀所述衬底，在所述衬底顶部形成若干间隔开的沟槽，每个第二埋层注入区上方都设置有一个沟槽，且沟槽的底部与第二埋层注入区间预留有一预设距离以将所述沟槽和第二埋层注入区间隔开来； 步骤S3:在所述沟槽底部和侧壁制备一层栅氧化层，之后再在沟槽内制备IGBT器件的沟槽式栅极。
2.如权利要求1所述的制备方法，其特征在于，所述第一埋层注入区在垂直方向上位于两相邻沟槽之间。
3.如权利要求1所述的制备方法，其特征在于， 先形成所述第一埋层注入区，之后在相邻的两个所述第一埋层注入区之间形成第二埋层注入区；或 先形成所述第二埋层注入区，之后在相邻的两个所述第二埋层注入区之间形成第一埋层注入区。
4.如权利要求1所述的制备方法，其特征在于，采用如下方法形成所述第一埋层注入区和所述第二埋层注入区: 提供所述衬底，以一图案化的光刻胶为注入掩膜对所述衬底正面进行第一次离子注入，以在所述衬底中形成若干间隔开的第一埋层注入区，移除光刻胶； 再制备另一图案化的光刻胶以作为注入掩膜对所述衬底正面进行第二次离子注入，以在相邻两个所述第一埋层注入区之间形成一第二埋层注入区。
5.如权利要求1所述的制备方法，其特征在于，所述第一埋层注入区为P型注入区，所述第二埋层注入区为N型注入区。
6.如权利要求1所述的制备方法，其特征在于，所述第一埋层注入区和所述第二埋层注入区的离子掺杂浓度均大于所述衬底的掺杂浓度。
7.如权利要求1所述的制备方法，其特征在于，所述衬底为N型掺杂。
8.—种沟槽型IGBT器件，其特征在于，包括: 位于一集电区之上的一衬底，所述衬底中设置有埋层注入层，所述埋层注入层包括第一埋层注入区和第二埋层注入区，所述第一埋层注入区和所述第二埋层注入区的深度相同且导电类型相反，任意一所述第二埋层注入区与位于该第二埋层注入区两侧的两个第一埋层注入区均形成接触； 所述衬底顶部设置有若干间隔开的沟槽，所述沟槽与所述第二埋层注入区一对一地在竖直方向上形成重叠，且所述沟槽不与所述第二埋层注入区形成接触，各所述沟槽内填充有沟槽栅，且所述沟槽栅与衬底之间设置有一栅氧化层； 相邻沟槽之间的衬底中设置有P型体区，位于所述P型体区与衬底上表面之间设置有N型有源区，相邻沟槽之间的N型有源区和P型体区中形成一体化的P型有源区。
9.如权利要求8所述的沟槽型IGBT器件，其特征在于，所述第一埋层注入区为P型注入区，所述第二埋层注入区为N型注入区。
10.如权利要求8所述的沟槽型IGBT器件，其特征在于，所述第一埋层注入区和所述第二埋层注入区的离子掺杂浓度均大于所述衬底的掺杂浓度。
【文档编号】H01L21/331GK104241126SQ201410476079
【公开日】2014年12月24日 申请日期:2014年9月17日 优先权日:2014年9月17日
【发明者】吴多武, 可瑞思 申请人:中航（重庆）微电子有限公司