3d nand闪存的形成方法
【专利摘要】本发明提出了一种3D NAND闪存的形成方法，在第一刻蚀后，增加第二刻蚀去除阵列串侧壁的多余的导体层，且侧向蚀刻存储层形成存储层凹槽，之后形成阻挡介质层，以削弱存储层之间的扩散效应，从而避免存储层之间出现互联现象，此外，在隔离介质层被研磨之后，增加快速热退火工艺能够修复刻蚀中等离子体引入的损伤。
【专利说明】3D NAND闪存的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存的形成方法。
【背景技术】
[0002]随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战:物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。
[0003]具体的，请参考图1，图1为现有技术中3D NAND闪存结构中阵列串的剖面示意图，包括衬底10、多个交错堆叠的层间介质层20和存储单元、多晶硅40、多晶硅介质层41，其中，所述多晶硅介质层41形成于所述多晶硅40内，所述多个交错堆叠的层间介质层20和存储单元形成于所述多晶硅40的两侧，从而组成一个阵列串，所述存储单元由存储层31和存储介质层32组成。
[0004]在现有的垂直型沟道的三维闪存结构中，通常存储层31应用金属钨(W)作为控制栅来取代常规的多晶硅。因为在3D NAND闪存的制程中，很难使控制栅的多晶硅形成CoSi，最终导致控制栅的高电阻。而W的引入，主要是利用导体W的低电阻，从而提升整个器件的电学特性。然而W的引入，后续对W进行干法蚀刻隔绝W时，干法蚀刻必定会引入等离子体对存储介质层32 (通常为氧化硅-氮化硅-氧化硅的组合，0N0)造成损伤。且W作为金属具有较好的扩散特性，在干法蚀刻后，亦容易扩散而形成W的互联50 (Bridge)。所以W的bridge和存储介质层32的损伤一直是3D NAND闪存引入W后的最大挑战。
[0005]其中，控制栅W的蚀刻一直是难点。W的残留引起的互联50和等离子体对存储介质层32的损伤两者之间如何取得平衡是本领域技术人员一直致力于解决的问题。
【发明内容】
[0006]本发明的目的在于提供一种3D NAND闪存的形成方法，能够在避免存储层发生互联的同时还能够修复等离子体引入的损伤。
[0007]为了实现上述目的，本发明提出了一种3D NAND闪存的形成方法，包括步骤:
[0008]提供衬底，所述衬底上形成有多个阵列串，相邻的阵列串之间设有沟槽，所述沟槽暴露出所述衬底，所述阵列串及衬底表面上覆盖有导体层；
[0009]采用第一刻蚀工艺刻蚀所述导体层，形成存储层；
[0010]采用第二刻蚀工艺刻蚀所述存储层，形成存储层凹槽；
[0011]在所述阵列串、衬底及存储层凹槽的表面形成阻挡介质层；
[0012]采用第三刻蚀工艺刻蚀所述阻挡介质层，暴露出所述衬底的表面及阵列串的顶部;
[0013]在所述阵列串的顶部及沟槽内形成隔离介质层；
[0014]研磨所述隔离介质层，暴露出所述阵列串的顶部；
[0015]进行快速退火工艺。
[0016]进一步的，所述阵列串包括:多晶硅、多晶硅介质层及多个堆叠的层间介质层和形成于相邻的层间介质层之间的存储单元，所述多晶硅介质层形成于所述多晶硅内，所述层间介质层和存储单元均位于所述多晶硅的两侧，所述存储单元由存储层和存储介质层组成，所述存储介质层位于所述存储层、层间介质层及多晶硅之间。
[0017]进一步的，所述多晶硅介质层和层间介质层均为氧化硅，所述存储介质层为氧化硅-氮化硅-氧化硅的组合。
[0018]进一步的，所述导体层的材质为钨。
[0019]进一步的，所述第一刻蚀工艺为干法刻蚀。
[0020]进一步的，所述第一刻蚀工艺的刻蚀功率范围是100W?200W。
[0021]进一步的，所述第二刻蚀工艺为湿法刻蚀。
[0022]进一步的，所述阻挡介质层为氮化硅，采用原子沉积法形成。
[0023]进一步的，所述第三刻蚀工艺为干法刻蚀。
[0024]进一步的，所述第三刻蚀工艺刻蚀功率范围是1000W?1500W。
[0025]进一步的，所述隔离介质层为氧化硅，采用原子沉积法形成。
[0026]与现有技术相比，本发明的有益效果主要体现在:在第一刻蚀后，增加第二刻蚀去除阵列串侧壁的多余的导体层，且侧向蚀刻存储层形成存储层凹槽，之后形成阻挡介质层，以削弱存储层之间的扩散效应，从而避免存储层之间出现互联现象，此外，在隔离介质层被研磨之后，增加快速热退火工艺能够修复刻蚀中等离子体引入的损伤。
【专利附图】
【附图说明】
[0027]图1为现有技术中3D NAND闪存结构中阵列串的剖面示意图；
[0028]图2为本发明一实施例中3D NAND闪存的形成方法的流程图；
[0029]图3至图9为本发明一实施例中3D NAND闪存形成过程中的剖面示意图。
【具体实施方式】
[0030]下面将结合示意图对本发明的3D NAND闪存的形成方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0031]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0032]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0033]请参考图2，在本实施例中，提出了一种3D NAND闪存的形成方法，包括步骤:
[0034]SlOO:提供衬底，所述衬底上形成有多个阵列串，相邻的阵列串之间设有沟槽，所述沟槽暴露出所述衬底，所述阵列串及衬底表面上覆盖有导体层；
[0035]S200:采用第一刻蚀工艺刻蚀所述导体层，形成存储层；
[0036]S300:采用第二刻蚀工艺刻蚀所述存储层，形成存储层凹槽；
[0037]S400:在所述阵列串、衬底及存储层凹槽的表面形成阻挡介质层；
[0038]S500:采用第三刻蚀工艺刻蚀所述阻挡介质层，暴露出所述衬底的表面及阵列串的顶部；
[0039]S600:在所述阵列串的顶部及沟槽内形成隔离介质层；
[0040]S700:研磨所述隔离介质层，暴露出所述阵列串的顶部；
[0041]S800:进行快速退火工艺。
[0042]具体的，请参考图3，在步骤SlOO中，衬底100上形成的阵列串包括:多晶硅400、多晶硅介质层410及多个堆叠的层间介质层200和形成于相邻的层间介质层200之间的存储单元，所述多晶硅介质层410形成于所述多晶硅400内，所述层间介质层200和存储单元均位于所述多晶硅400的两侧，所述存储单元由存储层(图3中还未形成)和存储介质层320组成，所述存储介质层320位于所述存储层、层间介质层200及多晶硅400之间。其中，相邻的阵列串之间设有沟槽，所述沟槽暴露出所述衬底100，所述阵列串及衬底100的表面上覆盖有导体层311，所述导体层311用于后续形成存储层，导体层311的材质为钨。所述多晶硅介质层410和层间介质层200均为氧化硅，所述存储介质层320为氧化硅-氮化硅-氧化硅的组合(ONO)。
[0043]请参考图4，在步骤S200中，采用第一刻蚀工艺刻蚀所述导体层311，形成存储层310，所述第一刻蚀工艺为干法刻蚀，其刻蚀功率范围是100W?200W，例如是150W，属于低功率刻蚀。
[0044]请参考图5，在步骤S300中，采用第二刻蚀工艺刻蚀所述存储层310，形成存储层凹槽，一方面去除残留的导体层311，另一方面形成存储层凹槽防止相邻的存储层310之间发生互联现象。所述第二刻蚀工艺为湿法刻蚀。
[0045]请参考图6，在步骤S400中，所述阻挡介质层321为氮化硅，采用原子沉积法形成。所述阻挡介质层321会形成在存储层凹槽表面，避免存储层310暴露出，进一步防止互联现象的发生。
[0046]请参考图7，在步骤S500中，采用第三刻蚀工艺刻蚀所述阻挡介质层321，暴露出所述衬底100的表面及阵列串的顶部，即暴露出所述多晶硅400的顶部。所述第三刻蚀工艺为干法刻蚀，其刻蚀功率范围是1000W?1500W，例如是1200W，属于低功率刻蚀。
[0047]请参考图8，在步骤S600中，在所述阵列串的顶部及沟槽内形成隔离介质层500，所述隔离介质层500为氧化娃,米用原子沉积法形成。
[0048]请参考图9，在步骤S700中，研磨所述隔离介质层500，暴露出所述阵列串的顶部，即暴露出所述多晶硅400的顶部。
[0049]在对所述隔离介质层500进行机械研磨之后，进行快速退火工艺，修复刻蚀中等离子体引入的损伤。
[0050]综上，在本发明实施例提供的3D NAND闪存的形成方法中，在第一刻蚀后，增加第二刻蚀去除阵列串侧壁的多余的导体层，且侧向蚀刻存储层形成存储层凹槽，之后形成阻挡介质层，以削弱存储层之间的扩散效应，从而避免存储层之间出现互联现象，此外，在隔离介质层被研磨之后，增加快速热退火工艺能够修复刻蚀中等离子体引入的损伤。
[0051]上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
【权利要求】
1.一种3D NAND闪存的形成方法，其特征在于，包括步骤: 提供衬底，所述衬底上形成有多个阵列串，相邻的阵列串之间设有沟槽，所述沟槽暴露出所述衬底，所述阵列串及衬底表面上覆盖有导体层； 采用第一刻蚀工艺刻蚀所述导体层，形成存储层； 采用第二刻蚀工艺刻蚀所述存储层，形成存储层凹槽； 在所述阵列串、衬底及存储层凹槽的表面形成阻挡介质层； 采用第三刻蚀工艺刻蚀所述阻挡介质层，暴露出所述衬底的表面及阵列串的顶部； 在所述阵列串的顶部及沟槽内形成隔离介质层； 研磨所述隔离介质层，暴露出所述阵列串的顶部； 进行快速退火工艺。
2.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述阵列串包括:多晶硅、多晶硅介质层及多个堆叠的层间介质层和形成于相邻的层间介质层之间的存储单元，所述多晶硅介质层形成于所述多晶硅内，所述层间介质层和存储单元均位于所述多晶硅的两侧，所述存储单元由存储层和存储介质层组成，所述存储介质层位于所述存储层、层间介质层及多晶娃之间。
3.如权利要求2所述的3DNAND闪存的形成方法，其特征在于，所述多晶硅介质层和层间介质层均为氧化硅，所述存储介质层为氧化硅-氮化硅-氧化硅的组合。
4.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述导体层的材质为钨。
5.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述第一刻蚀工艺为干法刻蚀。
6.如权利要求5所述的3DNAND闪存的形成方法，其特征在于，所述第一刻蚀工艺的刻蚀功率范围是10W?200W。
7.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述第二刻蚀工艺为湿法刻蚀。
8.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述阻挡介质层为氮化娃，米用原子沉积法形成。
9.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述第三刻蚀工艺为干法刻蚀。
10.如权利要求9所述的3DNAND闪存的形成方法，其特征在于，所述第三刻蚀工艺刻蚀功率范围是1000W?1500W。
11.如权利要求1所述的3DNAND闪存的形成方法，其特征在于，所述隔离介质层为氧化娃，米用原子沉积法形成。
【文档编号】H01L21/8247GK104241204SQ201410490099
【公开日】2014年12月24日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】高晶, 王晶, 冉春明, 肖胜安 申请人:武汉新芯集成电路制造有限公司