本发明涉及一种半导体器件及其制造方法，特别是涉及一种自对准源漏接触的FinFET及其制造方法。
背景技术：
随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri--gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。
对于传统工艺而言，通过如下的步骤来对包括FinFET、tri--gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：
1、采用布线--切割(line--and--cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；
2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；
3、仅在预定的网格节点处布置栅极线端(尖端)；
4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。
上述方法具有一些优点：
1、简化了适用于特殊照明模式的光刻；
2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。
FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。
然而，随着FinFET器件进入22nm技术节点并且进一步缩减，对于3DFinFET、尤其是对于SOIFinFET而言，难以在纳米尺寸的鳍片源漏区上形成自对准的源漏接触，接触与栅极之间的间距难以精确控制，容易造成器件互连错误，导致器件失效、可靠性降低。
技术实现要素：
由上所述，本发明的目的在于克服上述技术困难，提高FinFET源漏接触的可靠性。
为此，本发明提供了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；多个栅极堆叠和多个接触线条，在衬底上沿第二方向延伸并跨越多个鳍片；绝缘层，填充在多个栅极堆叠和多个接触线条之间；源漏区，在多个鳍片中、分布在多个栅极堆叠两侧；其中，相邻两个栅极堆叠之间有一个或多个接触线条，接触线条在源漏区上构成源漏接触。
其中，衬底为厚衬底或SOI衬底。
其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。
其中，源漏区上包括金属硅化物。
其中，多个栅极堆叠和多个接触线条具有相同的间距和尺寸。
其中，多个栅极堆叠和多个接触线条沿第二方向的起始位置和/或长度相同。
其中，多个栅极堆叠的每一个两侧为源区或漏区之一，多个接触线条两侧为同一个源区或漏区。
本发明还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在衬底上形成沿第二方向延伸的多个牺牲栅极堆叠和多个牺牲接触堆叠，跨越多个鳍片；在多个鳍片中、多个牺牲栅极堆叠的两侧形成源漏区；在多个牺牲栅极堆叠和多个牺牲接触堆叠之间形成绝缘层；选择性刻蚀去除多个牺牲栅极堆叠，在绝缘层中留下第一开口，在第一开口中填充多个栅极堆叠；选择性刻蚀去除多个牺牲接触堆叠，在绝缘层中留下第二开口，在第二开口中填充多个接触线条。
其中，形成多个牺牲栅极堆叠和多个牺牲接触堆叠的步骤进一步包括：在衬底上形成牺牲堆叠，包括衬垫层、牺牲层和盖层，跨越并覆盖多个鳍片；在牺牲堆叠上形成沿第二方向延伸的多个栅极掩模；刻蚀牺牲堆叠，直至暴露牺牲层，留下沿第二方向延伸的多个盖层线条；在多个盖层线条之间形成一个或多个接触掩模；刻蚀牺牲堆叠，直至暴露多个鳍片，留下由与多个栅极掩模共形的衬垫层、牺牲层和盖层组成的多个牺牲栅极堆叠，以及由与接触掩模共形的衬垫层和牺牲层组成的多个牺牲接触堆叠。
其中，衬垫层包括氧化硅，牺牲层包括非晶硅、多晶硅、非晶锗、非晶碳、类金刚石无定形碳(DLC)及其组合，盖层包括氮化硅、氮氧化硅及其组合。
其中，多个牺牲栅极堆叠和多个牺牲接触堆叠具有相同的间距和尺寸，沿第二方向的起始位置和/或长度相同。
其中，离子注入形成轻掺杂源漏区和/或重掺杂源漏区。
其中，采用共形沉积工艺形成绝缘层。
其中，在绝缘层中留下第一开口的步骤进一步包括：依次选择性刻蚀多个牺牲栅极堆叠的盖层、牺牲层、衬垫层直至暴露多个鳍片，多个牺牲接触堆叠受到绝缘层保护不被刻蚀。
其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。
其中，在绝缘层中留下第二开口的步骤进一步包括：CMP平坦化绝缘层直至暴露多个牺牲接触堆叠的牺牲层，依次选择性刻蚀多个牺牲接触堆叠的牺牲层、衬垫层直至暴露多个鳍片。
其中，在第二开口中填充多个接触线条进一步包括：在源漏区上形成金属硅化物；在金属硅化物上形成阻挡层；在阻挡层上形成源漏接触。
其中，刻蚀去除盖层、牺牲层、衬垫层的刻蚀工艺为选择性干法刻蚀或者湿法刻蚀。
依照本发明的半导体器件及其制造方法，采用双重图形化工艺横跨鳍片结构形成间隔排列的牺牲栅极线条和牺牲源漏接触线条，通过选择性刻蚀分别依次去除两者而填充最终栅极和最终源漏接触，提高了源漏接触的可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图13为依照本发明的半导体器件的制造方法各步骤的示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提高了源漏接触的可靠性的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下附图1至图13中，每个图的左部所示为器件的顶视图，右部所示为沿顶视图中A--A’剖面线(垂直鳍片延伸分布的第一方向的剖面线，也即沿第二方向，穿过栅极堆叠结构)或者B--B'剖线(平行于鳍片延伸的第一方向，并且穿过一个鳍片)得到的剖视图。
如图1所示，提供在衬底1上的半导体层2。衬底1优选是绝缘衬底，例如可以是塑料、树脂、陶瓷、玻璃等绝缘电隔离的衬底，优选地可以具有良好的导热性，例如是背面具有散热器或凹凸散热鳍片结构的电绝缘、导热衬底。半导体层2通过PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺形成在绝缘衬底1上，或者通过晶片剥离技术从其他临时性支撑衬底(未示出)表面剥离而附着在绝缘衬底1上。半导体层2的材质例如为晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)、SOI、GeOI，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，半导体层2优选地为体Si/Ge或SOI/GeOI。在本发明一个优选实施例中，绝缘衬底1与半导体层2均为和/或构成了SOI或GeOI衬底的一部分，也即绝缘衬底1为在厚Si/Ge衬底(未示出)表面的较薄(例如10～100nm)的氧化物层(埋氧层BOX)，半导体层2为在氧化物层顶部的更薄的顶部半导体层(顶Si层或顶Ge层，厚度例如5～40nm)。如图1所示，在整个工艺的最初，半导体层2完全覆盖了绝缘衬底1的顶表面。在本发明另一实施例中，衬底1为厚体Si衬底，例如Si晶片，半导体层2为Si衬底表面的Si层。
如图2所示，图形化半导体层2，在衬底1上留下多个相互平行的鳍片结构2F。优选地，在半导体层2上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺形成硬掩模层(未示出)，其材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在硬掩模层上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对硬掩模层进行干法刻蚀，在半导体层2上形成多个平行的绝缘材料线条(沿第一方向延伸分布)。例如，硬掩模线条自身的长度/宽度(沿图中A--A’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向)依照器件驱动能力需要而设置，平行线条之间的间距、节距为50～100nm。虽然本发明图示中均显示了周期性的线条，然而实际上可以依据版图设计需要合理设置线条自身宽度与节距，也即线条布局可以是离散、分立的。随后，以硬掩模层图形为掩模，各向异性刻蚀半导体层2并停止在衬底1上，在半导体层2中形成多个沿第一方向平行分布的沟槽以及沟槽之间剩余的半导体层2材料所构成的鳍片2F。沟槽的深宽比、或者鳍片2F的高宽比优选地大于5:1。在本发明一个实施例中，刻蚀工艺可以是湿法腐蚀，对于Si(单晶体Si或者SOI)材质的半导体层2而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵(TMAH)或者KOH溶液，对于其他材质(SiGe、Ge、GaN等)可以采用强酸(例如硫酸、硝酸)与强氧化剂(例如双氧水、含臭氧的去离子水)的组合。在本发明另一实施例中，刻蚀工艺例如是等离子干法刻蚀或者反应离子刻蚀，反应气体可以是碳氟基刻蚀气体或其他卤素基刻蚀气体(例如氯气、氯化氢、溴蒸气、溴化氢等)。在本发明一个优选实施例中，多个鳍片2F具有相同的间距(pitch)和鳍片尺寸(例如宽度、高度、长度等三维尺寸)。在衬底1为SOI衬底中埋氧层BOX的情形中，多个半导体层2构成的鳍片2F之间通过底部的埋氧层1相互隔离绝缘；在衬底1为单晶硅衬底的情形中，可以额外地在鳍片2F之间沉积氧化硅或氮化硅介质层并回刻而部分露出鳍片2F，在衬底1上留下了浅沟槽隔离结构STI(未示出)。
如图3所示，在整个衬底1上形成牺牲堆叠3A，覆盖了衬底1表面、鳍片2F的顶面和侧壁，并横跨多个鳍片结构2F的全部和/或一部分，此外还在牺牲堆叠3A上形成沿第二方向(优选地垂至于第一方向)延伸分布的多个栅极掩模3B。在衬底1上通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，依次形成衬垫层3A1、牺牲层3A2、盖层3A3，构成了牺牲堆叠3A。衬垫层3A1例如氧化硅，用于在后续刻蚀过程中保护衬底1以减小界面缺陷，衬垫层优选地不仅覆盖衬底1表面、鳍片2F顶面，还覆盖了鳍片2F的侧壁。牺牲层3A2例如非晶硅、多晶硅、非晶锗、非晶碳、类金刚石无定形碳(DLC)等，用于限定牺牲线条的图形并且提高与相邻材料的刻蚀选择比，牺牲层完全填充了鳍片2F之间的沟槽。盖层3A3例如为氮化硅、氮氧化硅等硬质材料，用于在后续刻蚀或者平坦化过程中保护牺牲层3A2不受侵蚀，实现所需的选择性刻蚀效果，优选地平坦化盖层。随后，在牺牲堆叠3A、特别是盖层3A3顶部形成沿第二方向延伸分布的多个栅极掩模3B，例如通过旋涂、喷涂、丝网印刷、压印等工艺形成的光刻胶材质的软掩模，随后以DUV或EUV曝光、显影而图形化为多个栅极掩模线条3B；或者通过沉积绝缘层(优选与盖层3A3材质不同，例如非晶硅、非晶碳、氧化硅等，以提高刻蚀选择性)并光刻(如DUV、EUV光刻)/刻蚀形成的硬掩模。多个栅极掩模3B线条间距、尺寸相等，例如沿第一方向宽度和间距相等，沿第二方向长度、起始位置相等。
如图4所示，以多个栅极掩模3B为掩模，刻蚀暴露的牺牲堆叠3A，去除了未被栅极掩模3B覆盖的盖层3A3。优选采用各向异性的干法刻蚀工艺，例如调整碳氟基刻蚀气体的碳氟比以及流量，控制垂直刻蚀速率以及与相邻材料的刻蚀选择比(不同材料的刻蚀速率差异)，提高对于氮化硅、氮氧化硅材质的盖层3A3的刻蚀，去除了未被掩模3B覆盖的一部分盖层3A3，暴露了下方的牺牲层3A2以用于后续的双重图形化工艺。随后，干法(氧等离子刻蚀)或湿法(强氧化剂与强酸或强碱混合液刻蚀，添加有机溶剂)工艺剥离掩模3B，在原来栅极掩模3B的位置下方留下与掩模3B共形的盖层线条3A3作为后续牺牲栅极堆叠的顶部盖层。
如图5所示，执行双重图形化工艺，在盖层线条3A3之间形成平行的(也即沿第二方向延伸)一个或多个接触掩模3C。与栅极掩模3B工艺和材质类似，接触掩模3C可以为光刻胶或硬掩模。在本发明一个优选实施例中，接触掩模3C与栅极掩模3B/留下的盖层线条3A3间距和尺寸相同，例如沿第一方向宽度和间距相等，沿第二方向长度、起始位置相等。接触掩模3C和盖层线条3A3的沿第二方向的长度可以相同或非常接近，例如通常在20至50nm之间、优选为30～40nm。值得注意的是，图1至图4右侧均为沿第二方向AA线的剖视图，而以下图5至图13右侧均为沿第一方向BB并且穿过鳍片2F的剖视图。
如图6所示，以盖层线条3A3和接触掩模3C为掩模，依次刻蚀下方的牺牲层3A2、衬垫层3A1直至暴露鳍片2F，形成了牺牲栅极堆叠(包括盖层线条3A3以及下方与其共形的牺牲层3A2、衬垫层3A1)和牺牲接触堆叠(包括接触掩模3C下方与其共形的牺牲层3A2、衬垫层3A1)。刻蚀优选各向异性的干法刻蚀，例如调节碳氟比和流量的等离子体干法刻蚀或反应离子刻蚀(RIE)，或针对牺牲层材质混合使用湿法腐蚀、例如TMAH针对多晶硅、非晶硅，或针对非晶碳、DLC材质的牺牲层采用氧等离子干法刻蚀等等。由于接触掩模3C材质与盖层3A3、牺牲层3A2、衬垫层3A1均不同，例如为软质的光刻胶图形，在刻蚀过程中接触掩模3C不受刻蚀，而是在刻蚀完成之后通过干法或湿法工艺剥离，由此使得牺牲接触堆叠并未包括接触掩模3C。
如图7所示，以多个牺牲栅极堆叠和多个牺牲接触堆叠为掩模，执行离子注入，在图6暴露的鳍片结构2F中、牺牲栅极堆叠(3A3/3A2/3A1)的两侧形成器件的源漏区。优选地，先执行轻掺杂离子注入，在鳍片中形成轻掺杂、结深小的源漏扩展区(ESD，未示出)，随后执行重掺杂离子注入，在鳍片中形成重掺杂、结深大的重掺杂源漏区2S、2D。进一步，执行离子注入之后可以执行退火，以激活注入的杂质。注入的离子类型与半导体层2、鳍片结构2F所含类型相反，例如衬底1、半导体层2为n--，则源漏区为p、p+，反之亦然。在本发明实施例中，牺牲栅极堆叠两侧的源漏区一个用作源区，另一个用作漏区，而牺牲接触堆叠两侧的源漏区均同为源区或者同为漏区(此时由于激活退火，使得垂直注入的杂质离子会在鳍片中扩散而进入牺牲接触堆叠的下方并优选地连接起来，如图7右侧所示)。
如图8所示，在整个器件上形成绝缘层4，覆盖了衬底1表面，牺牲栅极堆叠(3A3/3A2/3A1)的顶面、侧壁，牺牲接触堆叠(3A2/3A1)的顶面、侧壁，完全填充了两者之间的空隙。在本发明一个实施例中，采用PECVD、HDPCVD、MBE、ALD等台阶覆盖率较高的沉积工艺，沉积氧化硅、氮化硅、氮氧化硅或者低k介质材料等绝缘介质材料，并且控制沉积工艺参数使得绝缘层4为共形沉积的层，也即绝缘层4完全填充了牺牲栅极堆叠和牺牲接触堆叠之间的空隙而没有留下孔洞。低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。沉积绝缘层4之后，采用CMP或者回刻等平坦化工艺，平坦化绝缘层4直至暴露牺牲栅极堆叠(例如其顶部的盖层3A3)，此时牺牲接触堆叠并未露出而是被绝缘层4完全覆盖。绝缘层4的沉积步骤类似于器件侧墙形成以及器件层间介质层(ILD)的工艺，但是与这些传统器件不同，本发明的FinFET无需额外的器件侧墙，绝缘层4除了起到限定最终的栅极堆叠线条、源漏接触线条位置使其自对准形成之外，还同时起到了栅极侧面与源漏接触电隔离的作用，节省了工艺步骤并且提高了器件制造精度。
如图9所示，刻蚀去除多个牺牲栅极堆叠，在绝缘层4中留下了第一开口或沟槽4T1，直至暴露鳍片2F。首先，选择性刻蚀去除了暴露的多个牺牲栅极堆叠3A的顶部的盖层3A3，例如调节等离子干法刻蚀或RIE中刻蚀气体的配比、流量，使得各层材质刻蚀选择性较高(刻蚀速率大于相邻的其他材料的刻蚀速率至少5倍以上)，或者针对各层材质选用湿法腐蚀，例如热磷酸针对氮化硅，强氧化剂(双氧水、含臭氧的去离子水)与强酸(氢氟酸、盐酸)的混合溶液针对氮氧化硅等，KOH、TMAH针对多晶硅、非晶硅等，针对非晶碳、DLC的牺牲层采用氧等离子干法刻蚀，针对氧化硅的衬垫层采用HF、BOE腐蚀。在图9所示刻蚀步骤中，由于多个牺牲接触堆叠顶部并未暴露而是被绝缘层4覆盖保护，牺牲接触线条的牺牲层3A2和衬垫层3A1并未受到侵蚀。
如图10所示，在第一开口或沟槽4T1中形成最终的栅极堆叠5G。通过PECVD、HDPCVD、MBE、ALD、磁控溅射等工艺共形地沉积栅极堆叠5G，包括栅极绝缘5G1以及栅极导电层5G2。栅极绝缘层5G1优选为氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层5G2则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层5G2中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层5G2与栅极绝缘层5G1之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极导电层5G2与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层5G2与阻挡层的材料同时沉积在栅极绝缘层5G1上，因此栅极导电层包括上述阻挡层的材料。如图10所示，栅极绝缘层5G1包围了栅极导电层5G2的底部以及侧壁。优选地，采用CMP、回刻等工艺平坦化栅极堆叠5G直至暴露绝缘层4顶部。
如图11所示，平坦化器件，直至暴露牺牲接触堆叠的牺牲层3A2。
如图12所示，选择性刻蚀去除多个牺牲接触堆叠，也即牺牲层3A2、衬垫层3A1，直至暴露鳍片2F中的源漏区2S/2D。与图9所示步骤相同或类似，采用干法刻蚀或者湿法腐蚀依次去除牺牲层3B2和衬垫层3B1，留下用作源漏接触开口的第二开口4T2。在本发明一个优选实施例中，通过KOH、TMAH湿法腐蚀去除多晶硅、非晶硅的牺牲层3A2，采用HF、BOE腐蚀去除氧化硅的衬垫层3A1。
如图13所示，类似于图10所示，在第二开口4T2中填充金属形成接触线条6C。优选地，在源漏区表面沉积金属薄层并退火形成金属硅化物6C1，用以降低源漏接触电阻。随后任选地，在金属硅化物6C1上PECVD、MOCVD、MBE、ALD、蒸发、溅射形成选自Ti、Ta、TiN、TaN及其组合的阻挡层或粘合层(未示出)，用于阻挡上层金属(例如Al等)扩散进入源漏区影响器件性能并且同时增强与金属硅化物6C1之间的粘附力。接着，在开口4T2剩余部分中形成金属、金属合金或金属氮化物，构成源漏接触6C2，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等及其组合。优选地，执行CMP平坦化接触6C2直至暴露绝缘层4顶部。如图13左侧所示，金属不仅填充在源漏区上方还形成在衬底1上，构成了接触线条6C。
最后得到的FinFET器件如图13所示，包括在衬底1上沿第一方向延伸的多个鳍片2F，在衬底1上沿第二方向延伸并跨越多个鳍片2F的多个栅极堆叠5G和多个接触线条6C，在多个鳍片2F中、分布在多个栅极堆叠5G两侧的源漏区2S和2D，相邻两个栅极堆叠5G之间有一个或多个接触线条6C，接触线条6C在源漏区上构成源漏接触。其余其他具体结构和材质以及相应的形成工艺已经参照附图列举在以上说明中，在此不再赘述。
依照本发明的半导体器件及其制造方法，采用双重图形化工艺横跨鳍片结构形成间隔排列的牺牲栅极线条和牺牲源漏接触线条，通过选择性刻蚀分别依次去除两者而填充最终栅极和最终源漏接触，提高了源漏接触的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。