一种槽型mos功率器件的制作方法
【专利摘要】本发明属于功率半导体【技术领域】，特别涉及一种槽型MOS功率器件。本发明的槽型功率MOS器件具有槽栅结构和槽源结构，不仅保持功率VDMOS可并联产生大电流和元胞尺寸小的特点，而且兼具可集成的优点。在反向耐压状态下，槽栅结构和槽源结构辅助耗尽漂移区，可以显著提高漂移区的掺杂浓度，降低器件导通电阻；在正向导通状态下，漂移区中靠近槽栅结构一侧形成高浓度的多子积累层，进一步降低导通电阻。本发明尤其适用于槽型MOS功率器件。
【专利说明】一种槽型MOS功率器件
【技术领域】
[0001]本发明属于功率半导体【技术领域】，特别涉及一种槽型MOS功率器件。
【背景技术】
[0002]功率MOSFET(MetalOxide Semiconductor Filed-Effect Transistor)随着耐压的增加需要长的漂移区和低的漂移区掺杂浓度，这使得比导通电阻Rmsp和耐压BV之间存在IC1c BV2 3?2 6的关系，即硅极限。因此，随着器件耐压增加，比导通电阻呈指数趋势上升，功耗大大增加。
[0003]功率VDMOS具有可并联产生大电流和元胞尺寸小的特点，但功率VDMOS的应用中存在不可集成的问题。严重限制了功率VDMOS在功率集成电路中的发展。
[0004]功率LDMOS (Lateral Double Diffus1n Metal Oxide Semiconductor，垂直双扩散金属-氧化物-半导体场效应晶体管)具有易于集成的特点，广泛应用于功率集成电路中。然而，与功率VDMOS相比，功率LDMOS的轻掺杂漂移区长度随击穿电压的升高而增长，导致芯片面积等比例增加，使其具有大的比导通电阻。
[0005]为了克服上面提到的功率LDMOS存在的问题，业内研宄者进行了大量的研宄。RESURF (Reduced Surface Field，降低表面电场)技术和超结(Super Junct1n)技术是横向器件中改善击穿电压与比导通电阻矛盾的常用技术。RESURF技术通过二维耗尽，优化器件表面的电场使其更加均匀，改善了耐压与比导通电阻的关系。超结技术在漂移区中采用N/P条相互交替的结构，在高漏电压下，N/P条相互之间完全耗尽，漂移区类似一个本征层，使器件耐压提高；同时，N/P条可以采用较高的浓度，降低比器件导通电阻。但RESURF技术和超结技术不能有效的减小器件元胞尺寸，对比导通电阻的改善有限。相关文献详见(Mohamed Imam, Mohammed Quddus, Jim Adams, Zia Hossain, Efficacy ofCharge Sharing in Reshaping the Surface Electric Field in High-Voltage LateralRESURF Devices, IEEE TRANSACT1NS ON ELECTRON DEVICES, VOL.51，N0.1, JANUARY 2004 ；X.B.Chen.Semiconductor power devices with alternating conductivity type highvoltage breakdown reg1n.U.S.Patent5216275, Junel, 1993)。
[0006]为了进一步缓解上述功率LDMOS存的的问题，业内研宄者提出了介质槽技术。该技术在器件的漂移区中引入介质槽，折叠器件的漂移区，利用介质槽来承受器件的横向电压，缩小器件的尺寸，降低其比导通电阻。相关文献详见(Xiaorong Luo, T.F.Lei, Y.G.Wang, G.L.Yao, Y.H.Jiang, K.Zhou, P.Wang, Z.Y.Zhang, Jie Fan, Q.Wang, R.Ge, BoZhang, Zhaoji Li,Florin Udrea, Low ON-Resistance SOI Dual-Trench-Gate MOSFET,IEEE TRANSACT1NS ON ELECTRON DEVICES, VOL.59, N0.2, FEBRUARY 2012)
[0007]上述技术虽然能够在一定程度上缩小功率LDMOS的器件尺寸，降低比导通电阻，但与功率VDMOS相比，比导通电阻仍有不小差距。
【发明内容】
[0008]本发明的目的，就是为了解决功率MOSFET的硅极限问题，同时使其具有元胞尺寸小、可并联产生大电流以及可集成的优点，提出一种槽型功率MOS器件。
[0009]本发明的技术方案:一种槽型MOS功率器件，包括自下而上依次设置的衬底层1、第一导电类型重掺杂半导体源区8、第二导电类型半导体体区3、第一导电类型半导体漂移区2和第一导电类型重掺杂半导体漏区6 ;所述第二导电类型半导体体区3的中部设置有第二导电类型重掺杂半导体体接触区7 ;所述第一导电类型重掺杂半导体漏区6的上表面接金属化漏极；其特征在于，还包括槽源结构和槽栅结构；所述槽源结构包括介质层5和纵向贯穿介质层5的金属化源极；所述槽源结构自器件表面延伸入器件内部，且依次贯穿第一导电类型重掺杂半导体漏区6、第一导电类型半导体漂移区2和第二导电类型重掺杂半导体体接触区7，其中，所述金属化源极的底部与第一导电类型重掺杂半导体源区8的上表面连接，所述介质层5的底部位于第二导电类型重掺杂半导体体接触区7中；所述槽栅结构位于器件外围，由栅介质4和位于栅介质4中的栅导电材料9构成；所述栅介质4的底部接衬底层I的上表面；所述栅导电材料9的上表面接栅电极。
[0010]进一步的，所述金属化源极的中线与器件中线重合，器件中线两侧的结构相互对称。
[0011]本方案的目的在于，使器件以槽源结构为中心，在衬底层上的器件结构对称的设置在槽源结构两边。
[0012]进一步的，所述栅导电材料9包括第一栅导电材料91和第二栅导电材料92 ;所述第一栅导电材料91位于栅介质4中靠近衬底的一端，所述第二栅导电材料92位于栅介质4中靠近器件表面一端，所述第一栅导电材料91的上表面高于或等于第二导电类型半导体体区3的上表面。
[0013]更进一步的，所述第一栅导电材料91接栅电极；所述第二栅导电材料92与金属化源极短接。
[0014]再进一步的，所述第一栅导电材料91接栅电极；所述第二栅导电材料92接外部可调电压源。
[0015]进一步的，所述栅介质4位于第二导电类型半导体体区3外围部分的厚度小于其他部分的厚度。
[0016]进一步的，所述第一导电类型半导体漂移区2靠近槽栅结构部分的掺杂浓度高于靠近槽源结构部分的掺杂浓度。
[0017]进一步的，所述槽栅结构完全覆盖器件的外壁。
[0018]进一步的，所述槽型MOS功率器件的元胞图形为叉指形、矩形、圆形和正多边形中的一种。
[0019]进一步的，所述第一导电类型重掺杂半导体源接触区8和衬底层I之间具有介质埋层10。
[0020]本发明的有益效果为，本发明的槽型功率MOS器件具有槽栅结构和槽源结构，不仅保持功率VDMOS可并联产生大电流和元胞尺寸小的特点，而且兼具可集成的优点。在反向耐压状态下，槽栅结构和槽源结构辅助耗尽漂移区，可以显著提高漂移区的掺杂浓度，降低器件导通电阻；在正向导通状态下，漂移区中靠近槽栅结构一侧形成高浓度的多子积累层，进一步降低导通电阻。
【专利附图】
【附图说明】
[0021]图1是常规的槽型功率VDMOS器件结构示意图；
[0022]图2是实施例1的结构示意图；
[0023]图3是实施例2的结构示意图；
[0024]图4是实施例2的一种电位接法的示意图；
[0025]图5是实施例2的另一种电位接法的示意图；
[0026]图6是实施例3的结构示意图；
[0027]图7是实施例4的结构示意图；
[0028]图8是实施例5的结构示意图；
[0029]图9是实施例5中沿AA’面的截面结构示意图；
[0030]图10是实施例5中沿BB’面的截面结构示意图；
[0031]图11是实施例6的结构示意图；
[0032]图12是实施例6中沿CC’面的截面结构示意图；
[0033]图13是实施例7的结构示意图；
[0034]图14是本发明的N沟道槽型功率MOS器件在不同耐压下对应的比导通电阻与硅极限关系的比较示意图；
[0035]图15是本发明的N沟道槽型功率MOS器件与低压电路相集成的示意图。
【具体实施方式】
[0036]下面结合附图对本发明进行详细的描述
[0037]本发明的技术方案，充分利用槽源结构和槽栅结构，对槽型功率MOS的电气性能进行了综合改进和提高。为方便描述，本发明提供的一种槽型功率MOS器件有时也简称器件。
[0038]实施例1
[0039]如图2所示，本例的N沟道槽型功率MOS器件结构示意图，包括自下而上依次设置的衬底层1、第一导电类型重掺杂半导体源区8、第二导电类型半导体体区3、第一导电类型半导体漂移区2和第一导电类型重掺杂半导体漏区6 ;所述第二导电类型半导体体区3的中部设置有第二导电类型重掺杂半导体体接触区7 ;所述第一导电类型重掺杂半导体漏区6的上表面接金属化漏极；其特征在于，还包括槽源结构和槽栅结构；所述槽源结构包括介质层5和纵向贯穿介质层5的金属化源极；所述槽源结构自器件表面延伸入器件内部，且依次贯穿第一导电类型重掺杂半导体漏区6、第一导电类型半导体漂移区2和第二导电类型重掺杂半导体体接触区7，其中，所述金属化源极的底部与第一导电类型重掺杂半导体源区8的上表面连接，所述介质层5的底部位于第二导电类型重掺杂半导体体接触区7中；所述槽栅结构位于器件外围，由栅介质4和位于栅介质4中的栅导电材料9构成；所述栅介质4的底部接衬底层I的上表面；所述栅导电材料9的上表面接栅电极。
[0040]本发明提出的槽型功率MOS器件与传统的功率MOS器件不同的是:第一，本发明提出一种新的具有槽源结构和槽栅结构的功率MOS器件结构，通过槽源结构和槽栅结构，本发明同时具有传统功率VDMOS器件可并联产生大电流、元胞尺寸小和传统功率LDMOS器件可集成的特点；第二，在反向耐压状态，槽源结构、槽栅结构和第二导电类型半导体对漂移区形成多维度耗尽，显著的提高了漂移区的掺杂浓度，降低本发明的导通电阻；第三，在正向导通状态，漂移区靠近槽栅结构一侧形成由沟道至漏区的高浓度的多子积累层，可进一步降低本发明的导通电阻。
[0041]实施例2
[0042]如图3所示，本例为具有分裂槽栅结构的N沟道槽型功率MOS器件，如实施例1的区别在于采用了分裂栅结构。主要为:栅导电材料9分为第一栅导电材料91和第二栅导电材料92两部分，第一栅导电材料91位于介质中靠近衬底的一端，第二栅导电材料92位于介质中靠近器件表面一端，第一栅导电材料91的上表面高于或等于第二导电类型半导体体区3的上表面，用于保证器件能正常开启。
[0043]图4为实施例2的一种电位接法的示意图，第一栅导电材料91为栅电极，第二栅导电材料92与金属化源极短接。与实施例1相比，减少了器件的栅电容总量，改善了动态特性，但漂移区2靠近第二栅导电材料92 —侧没有多子积累层，导通电阻略有上升。
[0044]图5是实施例2的另一种电位接法的示意图，第一栅导电材料91为栅电极，第二栅导电材料92引出端接外部可调电压源。在反向阻断状态时，外部可调电压源为负电压，加强槽栅结构对漂移区的耗尽；在正向导通时，外部可调电压源为正电压，漂移区2靠近第二栅导电材料92 —侧形成多子积累层。与实施例1相比，减少了器件的栅电荷总量，改善了动态特性，同时，降低了导通电阻。
[0045]实施例3
[0046]如图6所示，本例为栅介质下薄上厚的N沟道槽型功率MOS器件，与实施例1不同的地方在于，本例中栅介质4位于第二导电类型半导体体区3外围部分41的厚度小于其他部分42的厚度。由于在反向阻断状态时，栅电极接零电位，栅介质中42部分需要足够的厚度承受来自金属化漏极的高电压，这部分的厚度越厚，所能承受的电压越高。因此，这种栅介质下薄上厚的槽栅结构可以使器件承受更高的耐压。
[0047]实施例4
[0048]如图7所示，本例为具有低阻导电通道的N沟道槽型功率MOS器件，与实施例1不同的地方在于，漂移区2被分为靠近槽栅部分21和靠近槽源部分22。其中，靠近槽栅结构的部分21掺杂浓度高于靠近槽源结构的部分22的掺杂浓度，形成一个低阻导电通道，有利于降低器件的导通电阻。
[0049]实施例5
[0050]如图8所示，本例为具有围栅结构的面对称N沟道槽型功率MOS器件元胞结构示意图。该图形以矩形图形为例进行描述，槽栅结构位于器件的外围并完全覆盖器件的外壁，槽源结构位于器件的中部。器件以平分槽源结构，并且与介质层5和金属化源极界面平行的CC ’面为对称面。
[0051]图9的左侧是实施例5沿AA’面所截的结构示意图，如图9所示，该结构与实施例1相同。
[0052]图10的右侧是实施例5沿BB’面所截的结构示意图，其纵向自下而上包括衬底层1，源区8，体区3，漂移区2，漏区6 ;还具有位于外围的槽栅结构，包括栅介质4和位于栅介质4中的栅导电材料9，槽栅结构从表面延伸至半导体体内，并与衬底层I接触。漏区6接金属化漏极，栅导电材料9引出端为栅电极。
[0053]实施例6
[0054]如图11所示，本例所示具有围栅结构的轴对称N沟道槽型功率MOS器件为圆柱形结构，槽源结构位于器件的中心，槽栅结构位于器件的外围并完全覆盖器件的外壁，器件以过金属化源极中心且与器件表面垂直的AA’轴为对称轴。图12为本实施例沿过金属化源极中心的CC’面所截的截面结构示意图。
[0055]实施例7
[0056]如图13所示，本例所示具有介质埋层的N沟道槽型功率MOS器件，与实施例1的区别在于第一导电类型重掺杂半导体源接触区8和衬底层I之间具有介质埋层10。
[0057]图14是本发明的N沟道槽型功率MOS器件在不同耐压下对应的比导通电阻与硅极限关系的比较示意图。从图中可以看到，从50V至80V的耐压范围，本发明的比导通电阻都要优于硅极限关系。
[0058]图15是本发明的N沟道槽型功率MOS器件与低压电路相集成的示意图。如图所示，本发明的器件可以集成在低压电路中，并且通过槽栅结构与低压电路区域实现很好的隔离。
[0059]本发明由于采用槽源结构和槽栅结构，使其具有可并联产生大电流、元胞尺寸小以及可集成的优点；同时，由于漂移区分别与槽源结构和槽栅结构形成MIS (Metal-1nsulator-Semiconductor)结构。在反向耐压状态时，栅电极和源极接零电位，漏极接高电位，槽源结构和槽栅结构会对漂移区进行辅助耗尽，显著提高漂移区的掺杂浓度，降低器件的比导通电阻；在正向导通状态时，栅电极接高电位，漂移区靠近槽栅结构一侧会形成高浓度的多子积累层，进一步降低器件的比导通电阻。特别适合于耐压在100V以下的低功耗功率电子领域。
【权利要求】
1.一种槽型MOS功率器件，包括自下而上依次设置的衬底层(I)、第一导电类型重掺杂半导体源区(8)、第二导电类型半导体体区(3)、第一导电类型半导体漂移区(2)和第一导电类型重掺杂半导体漏区(6);所述第二导电类型半导体体区(3)的中部设置有第二导电类型重掺杂半导体体接触区(7);所述第一导电类型重掺杂半导体漏区(6)的上表面接金属化漏极；其特征在于，还包括槽源结构和槽栅结构；所述槽源结构包括介质层(5)和纵向贯穿介质层(5)的金属化源极；所述槽源结构自器件表面延伸入器件内部，且依次贯穿第一导电类型重掺杂半导体漏区(6)、第一导电类型半导体漂移区(2)和第二导电类型重掺杂半导体体接触区(7)，其中，所述金属化源极的底部与第一导电类型重掺杂半导体源区(8)的上表面连接，所述介质层(5)的底部位于第二导电类型重掺杂半导体体接触区(7)中；所述槽栅结构位于器件外围，由栅介质⑷和位于栅介质⑷中的栅导电材料(9)构成；所述栅介质(4)的底部接衬底层(I)的上表面；所述栅导电材料(9)的上表面接栅电极。
2.根据权利要求1所述的一种槽型MOS功率器件，其特征在于，所述金属化源极的中线与器件中线重合，器件中线两侧的结构相互对称。
3.根据权利要求1所述的槽型功率MOS器件，其特征在于，所述栅导电材料(9)包括第一栅导电材料(91)和第二栅导电材料(92);所述第一栅导电材料(91)位于栅介质(4)中靠近衬底的一端，所述第二栅导电材料(92)位于栅介质(4)中靠近器件表面一端，所述第一栅导电材料(91)的上表面高于或等于第二导电类型半导体体区(3)的上表面。
4.根据权利要求3所述的槽型功率MOS器件，其特征在于，所述第一栅导电材料(91)接栅电极；所述第二栅导电材料(92)与金属化源极短接。
5.根据权利要求4所述的槽型功率MOS器件，其特征在于，所述第一栅导电材料(91)接栅电极；所述第二栅导电材料(92)接外部可调电压源。
6.根据权利要求1所述的槽型功率MOS器件，其特征在于，所述栅介质(4)位于第二导电类型半导体体区(3)外围部分的厚度小于其他部分的厚度。
7.根据权利要求1?6任意一项所述的槽型功率MOS器件，其特征在于，所述第一导电类型半导体漂移区(2)靠近槽栅结构部分的掺杂浓度高于靠近槽源结构部分的掺杂浓度。
8.根据权利要求7所述的槽型功率MOS器件，其特征在于，所述槽栅结构完全覆盖器件的外壁。
9.根据权利要求8所述的槽型功率MOS器件，其特征在于，所述槽型MOS功率器件的元胞图形为叉指形、矩形、圆形和正多边形中的一种。
10.根据权利要求9所述的槽型功率MOS器件，其特征在于，所述第一导电类型重掺杂半导体源接触区(8)和衬底层(I)之间具有介质埋层(10)。
【文档编号】H01L29/78GK104465778SQ201410834588
【公开日】2015年3月25日 申请日期:2014年12月29日 优先权日:2014年12月29日
【发明者】罗小蓉, 尹超, 刘建平, 谭桥, 张彦辉, 田瑞超, 吕孟山, 马达 申请人:电子科技大学