技术领域本发明涉及半导体制造领域，尤其涉及一种NAND闪存存储单元、存储单元阵列结构及其形成方法。
背景技术：
NAND闪存(NANDflash)是一种非易失闪存，主要功能是存储资料，具较高的存储单元密度，写入和擦除速度快，同时NAND闪存的存储单元尺寸几乎是NOR闪存存储单元尺寸的一半，可以在给定的模具尺寸内提供更高的容量，目前主要用在数码相机闪存卡和MP3播放机中。现有NAND闪存的存储单元通常为平面结构，其通常采用多晶硅作为浮栅。随着半导体器件尺寸的减小，采用多晶硅作为浮栅面临着能够隧穿至浮栅的电子不足，以及多晶硅浮栅形成过程中需要采用多次光刻和刻蚀工艺等问题。更加严重的是，现有NAND闪存还存在读取干扰(readdisturb)的问题。
技术实现要素：
本发明解决的问题是提供一种NAND闪存存储单元、存储单元阵列结构及其形成方法，以提高NAND闪存存储单元的性能，减小NAND闪存存储单元和NAND闪存存储单元阵列结构的尺寸，并简化NAND闪存存储单元和NAND闪存存储单元阵列结构的制作工艺。为解决上述问题，本发明提供一种NAND闪存存储单元，包括：半导体衬底；位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层、沟道层和漏极层，所述沟道层位于所述源极层和漏极层中间；隧穿介质层，覆盖在部分所述鳍部的顶部和两侧；电荷陷阱层，覆盖在所述隧穿介质层的顶部和两侧；栅介质层，覆盖在所述电荷陷阱层的顶部和两侧；栅极，覆盖在所述栅介质层的顶部和两侧。可选的，所述沟道层的厚度范围为50nm～70nm。可选的，所述电荷陷阱层的厚度范围为15nm～40nm。为解决上述问题，本发明还提供了一种NAND闪存存储单元阵列结构，包括：半导体衬底；位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层、沟道层和漏极层，所述沟道层位于所述源极层和漏极层中间；一个隧穿介质层，或者沿所述鳍部长度所在方向间隔排布的多个隧穿介质层，每个所述隧穿介质层均覆盖在部分所述鳍部的顶部和两侧；覆盖在所述隧穿介质层的顶部和两侧的电荷陷阱层；覆盖在所述电荷陷阱层的顶部和两侧的栅介质层；覆盖在所述栅介质层的顶部和两侧的栅极连接所述源极层的串源极；连接所述漏极层的串漏极。可选的，在所述鳍部长度所在方向上，全部所述栅极位于所述串源极和所述串漏极之间。可选的，所述沟道层的厚度范围为50nm～70nm。可选的，所述电荷陷阱层的厚度范围为15nm～40nm。可选的，所述串源极和所述串漏极的材料为碳化硅或者锗硅。可选的，在所述鳍部长度所在方向上，所述串源极和栅极之间还具有源选择晶体管，或者所述栅极和串漏极之间还具有漏选择晶体管。为解决上述问题，本发明还提供了一种NAND闪存存储单元阵列结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍部，所述鳍部包括在竖向上层叠的源极层、沟道层和漏极层，所述沟道层位于所述源极层和漏极层中间；形成隧穿介质层，所述隧穿介质层覆盖在部分所述鳍部的顶部和两侧；形成电荷陷阱层，所述电荷陷阱层覆盖在所述隧穿介质层的顶部和两侧；形成栅介质层，所述栅介质层覆盖在所述电荷陷阱层的顶部和两侧；形成一个栅极，或者沿所述鳍部长度所在方向形成间隔排布的多个栅极，所述栅极覆盖在所述栅介质层的顶部和两侧；在所述鳍部的其中一端形成串源极，所述串源极连接所述源极层；在所述鳍部的另一端形成串漏极，所述串漏极连接所述漏极层。可选的，在所述鳍部长度所在方向上，所述隧穿介质层形成在所述串源极和所述串漏极之间。可选的，形成所述鳍部的步骤包括：在半导体衬底上形成第一重掺杂层；在所述第一重掺杂层上形成沟道层；在所述沟道层上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；所述第一重掺杂层和第二重掺杂层分别为所述源极层和漏极层的其中之一，并且两者不同；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、沟道层、第一重掺杂层和半导体衬底，直至形成所述鳍部。可选的，形成所述鳍部的步骤包括：对半导体衬底进行掺杂以形成第一重掺杂层；在所述第一重掺杂层上形成沟道层；在所述沟道层上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；所述第一重掺杂层和第二重掺杂层分别为所述源极层和漏极层的其中之一，并且两者不同；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、沟道层、第一重掺杂层和半导体衬底，直至形成所述鳍部。可选的，采用外延生长方法或者气相沉积法形成所述第二重掺杂层。可选的，还包括对所述沟道层进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3。可选的，形成所述隧穿介质层包括：形成掩膜层覆盖所述鳍部；刻蚀所述掩膜层，以形成凹槽，所述凹槽暴露部分所述鳍部的顶部和两侧；在所述凹槽底部的所述鳍部表面形成所述隧穿介质层。可选的，形成所述串源极和串漏极的过程包括：刻蚀所述掩膜层以暴露所述鳍部的两端，并保留与所述电荷陷阱层接触的部分所述掩膜层；在所述鳍部的两端外延生长碳化硅或者锗硅作为所述串源极和串漏极。可选的，形成所述隧穿介质层、包括：形成隧穿介质材料层覆盖所述鳍部；形成电荷陷阱材料层覆盖所述隧穿介质材料层；形成栅介质材料层覆盖所述电荷陷阱材料层；形成栅材料层覆盖所述栅介质材料层；刻蚀所述栅材料层、栅介质材料层、电荷陷阱材料层和隧穿介质材料层，直至形成所述栅极、栅介质层、电荷陷阱层和隧穿介质层。可选的，所述串源极和串漏极的形成步骤包括：在所述鳍部的两端外延生长碳化硅或者锗硅，所述碳化硅或者锗硅作为所述串源极和串漏极。与现有技术相比，本发明的技术方案具有以下优点：本发明的技术方案中，提供半导体衬底，并形成位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层、沟道层和漏极层，所述沟道层位于所述源极层和漏极层中间，之后形成隧穿介质层以覆盖在部分所述鳍部的顶部和两侧，再形成电荷陷阱层以覆盖在所述隧穿介质层的顶部和两侧，此后形成栅介质层以覆盖在所述电荷陷阱层的顶部和两侧，最后形成栅极以覆盖在所述栅介质层的顶部和两侧。所形成的结构形成一种NAND闪存存储单元，所述NAND闪存存储单元中，以源极层作为源极，以漏极层作为漏极，而沟道形成在所述沟道层中，而源极层、沟道层和漏极层在竖向上层叠，因此，所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力。并且，即使是在多个所述NAND闪存存储单元制作于同一鳍部的情况中，由于各所述NAND闪存存储单元工作时的载流子均是从源极层到漏极层，因此它们的工作方式是并联的，此时，容易产生热载流子的漏极(漏极即部分所述漏极层)和相邻存储单元的电荷陷阱层之间距离较远或者路径曲折，并且电场方向并不指向相邻存储单元的电荷陷阱层，而是从源极层到漏极层(或者从漏极层到源极层)，因此能够防止在对一个存储单元进行读取操作时，热载流子进入相邻存储单元的现象，即从器件结构上解决了存储单元读取干扰的问题。进一步，沟道层的厚度范围可以为50nm～70nm。在所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直沟道层的厚度流动，如果沟道层的厚度小于50nm，则很难通过栅极关断相应的沟道电流；另一方面，如果沟道层的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。附图说明图1是现有NAND闪存结构示意图；图2是现有NAND闪存简化后的结构图；图3至图16是本发明实施例所提供的NAND闪存存储单元阵列结构的形成方法各步骤对应结构示意图；图17是本发明另一实施例所提供另一NAND闪存存储单元阵列结构的形成方法对应的立体结构示意图；图18是本发明又一实施例所提供又一NAND闪存存储单元阵列结构的形成方法对应的俯视剖面结构示意图。具体实施方式正如背景技术所述，现有NAND闪存存在读取干扰的问题，读取干扰可以理解为：对一个存储单元的读写操作导致的对另一个存储单元保存数据的影响。为了找到现有NAND闪存存在读取干扰的原因，图1和图2显示了现有NAND闪存的结构。请参考图1，现有NAND闪存包括位于半导体衬底上的沟道区110，位于沟道区110上的隧穿介质层120，位于隧穿介质层120上的多个分立的浮栅130，位于浮栅130上的栅介质层140，位于栅介质层140上控制栅150，以及位于各浮栅130、栅介质层140和控制栅150之间的层间介质层160。图1中显示了两个相邻浮栅130，因此对应有两个相邻的存储单元。然而，在多次对其中一个存储单元进行读取操作后，与之相邻的存储单元的数据会发生例如1至0的翻转。这是因为，在对其中一个存储单元读取数据的时候，此存储单元的漏端会有热载流子形成，这些热载流子在电场的作用下一部分会进入相邻存储单元的浮栅内。如果原先此相邻存储单元的浮栅内没有电子，那么这些热载流子的进入会让此相邻存储单元的数据发生翻转。上述过程即发生了热载流子注入(HCI)，热载流子注入是固态电子器件中发生一个现象，当电子或空穴获得足够的动能后，它们就能够突破势垒的约束(热载流子中的“热”这个术语是指用来对载流子密度进行建模的有效温度，而非器件本身的温度)。由于载流子被束缚在金属氧化物半导体场效应管的栅极电介质层中，晶体管的开关性能可以被永久地改变，热载流子注入是一种可能对半导体器件可靠性产生负面影响的机制。对于NAND闪存，热载流子(通常为热电子)可能被注入到浮栅中，从而改变存储单元所保存的数据状态。请参考图2，为现有NAND闪存简化后的结构图，其中，浮栅和控制栅用两条平行的短横线表示。从中可以看到，当其中一个存储单元产生的热载流子注入到相邻存储单元的浮栅之后，会导致相邻存储单元存储的数据出现错误，从而导致此相邻存储单元的存储数据出现差错(nogood，NG)。为了解决读取干扰的问题，目前对NAND闪存采用的方法是改变读取操作时字线(wordline)的电压，减缓热载流子的形成。例如减小读取单元和它相邻电源字线间的电压差。然而，通过减小读取单元和它相邻电源字线间的电压差，只能缓解这种读取干扰现象的发生。由于数据0和1对应的存储单元间的阈值差(ΔVth)必须保证数据的可区分，不能持续减小。所以随着闪存器件尺寸的减小和集成度的增加，这个办法将无法运用。另外，对于多位数据单元(MLC，一个数据单元内存放多位数据)的阈值跨度比一位数据单元(SLC，一个数据单元内存放一位数据)更大，所以这种读取干扰的情况会更严重。为此，本发明提供一种新的NAND闪存存储单元，所述存储单元包括半导体衬底，位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层、沟道层和漏极层，所述沟道层位于所述源极层和漏极层中间；隧穿介质层，覆盖在部分所述鳍部的顶部和两侧；电荷陷阱层，覆盖在所述隧穿介质层的顶部和两侧；栅介质层，覆盖在所述电荷陷阱层的顶部和两侧；栅极，覆盖在所述栅介质层的顶部和两侧。所述NAND闪存存储单元的源极层、沟道层和漏极层在竖向上层叠，因此，所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力。并且，即使多个所述NAND闪存存储单元制作于同一鳍部中，由于漏极(漏极即部分所述漏极层)和相邻存储单元的电荷陷阱层之间距离较远或者路径曲折，并且电场方向并不指向相邻存储单元的电荷陷阱层，而是从源极层到漏极层，因此能够防止在对一个存储单元进行读取操作时，热载流子进入相邻存储单元的现象，即从器件结构上解决了存储单元读取干扰的问题。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。本发明实施例提供一种NAND闪存存储单元阵列结构的形成方法，请结合参考图3至图16。请参考图3至图5，提供半导体衬底300，并在半导体衬底300上形成鳍部(未标注)，所述鳍部包括在竖向上层叠的源极层317、沟道层315和漏极层313，沟道层315位于源极层317和漏极层313中间。图3为所述鳍部的俯视结构，图3中显示了所述鳍部的顶部，此顶部具体为半导体层319(请结合参考图4)。从图3中可以看到，所述鳍部具有一定的长度，此长度所在方向与X-X1点划线所在方向相同，所述鳍部具有一定的宽度，此宽度所在方向与Y-Y1点划线所在方向相同。所述鳍部长度所在方向的头尾部分为所述鳍部的两端，而所述鳍部宽度所在方向的两个边缘为所述鳍部的两侧。图4为图3所示俯视结构沿X-X1点划线剖切得到的剖面结构。从图4中可以看到所述鳍部包括在竖向上层叠的半导体层319、源极层317、沟道层315、漏极层313和半导体层311。具体的，半导体层319、源极层317、沟道层315、漏极层313和半导体层311从上到下依次层叠，即半导体层319位于源极层317上，源极层317位于沟道层315上，沟道层315位于漏极层313上，而漏极层313位于半导体层311上。本实施例中，竖向指与晶圆上表面(晶圆上表面通常亦即半导体衬底300上表面)基本垂直的方向。相应的，横向指与晶圆上表面基本平行的方向。本实施例中，半导体层319可以为未掺杂的硅材料。在其它实施例中，也可以不必具有半导体层319，还可以采用硬掩膜层替代半导体层319，本发明对此不作限定。图4中，半导体层311与半导体衬底300之间以虚线隔开，这是因为，通常两者原本为衬底结构，只是经过刻蚀工艺之后，半导体层311成为所述鳍部位于底部的部分。图4中，在所述鳍部中，与漏极层313位于同一层的部分结构具有与漏极层313不同的底纹，这是为了显示此部分结构并非漏极层313，此部分结构并不作为导电结构，可称为第一介电结构。所述第一介电结构与下层的半导体层311之间以虚线隔开，这是因为所述第一介电结构与半导体层311可以为一体结构。形成漏极层313和半导体层311的过程可以为：对半导体衬底300进行源漏重掺杂，然后对半导体衬底300进行刻蚀，半导体衬底300进行了所述源漏重掺杂的部分在刻蚀后保留为漏极层313，而半导体衬底300未进行所述源漏重掺杂的部分则保留为上述第一介电结构，相应的，漏极层313和所述第一介电结构下方的部分半导体衬底300则成为半导体层311，可知，此时所述第一介电结构和半导体层311均为半导体衬底300被刻蚀后保留下来的部分。需要说明的是，在其它实施例中，所述第一介电结构也可以单独采用沉积方法形成，从而成为一个独立的部分，本发明对第一介电结构的形成方法不作限定。同样的，图4中显示，与源极层317位于同一层的部分结构具有与源极层317不同的底纹，这是为了显示此部分结构并非源极层317，此部分结构并不作为导电结构，可称为第二介电结构。所述第二介电结构与上层的半导体层319之间以虚线隔开，这是因为所述第二介电结构与半导体层319可以为一体结构。形成源极层317和半导体层319的过程可以为：在沟道层315上形成半导体材料层，此半导体材料层的厚度为源极层317和半导体层319之和，然后对所述半导体材料层进行源漏重掺杂，以形成源极层317，而未掺杂的部分保留为半导体层319和所述第二介电结构，因而此时所述第二介电结构和半导体层319均为半导体材料层保留下来的整体结构。需要说明的是，在其它实施例中，所述第二介电结构也可以单独采用沉积方法形成，从而成为一个独立的部分，本发明对第二介电结构的形成方法不作限定。图4中，源极层317和漏极层313在竖向上有部分重叠，同时，源极层317和漏极层313在竖向上有部分不重叠。并且，源极层317和漏极层313在竖向上不重叠的部分是由于所述第一介电结构和第二介电结构的存在造成的。即所述第一介电结构和第二介电结构在竖向上不重叠，且两者分别位于鳍部的两个端部，从而保证部分源极层317在竖向上与所述第一介电结构在重叠，部分漏极层313在竖向上与所述第二介电结构重叠。本实施例中，一方面，源极层317和漏极层313需要在竖向上部分重叠，从而保证源极层317和漏极层313能够分别作为NAND闪存储存单元的源极和漏极；另一方面，源极层317和漏极层313在竖向上需要有不重叠的两个端部，从而保证后续形成的串源极3431和串漏极3432(请参考图11)能够分别仅与两者的其中之一连接，即保证形成相应的NAND闪存存储单元阵列结构。图5为图3所示俯视结构沿Y-Y1点划线剖切得到的剖面结构。从图5中同样可以看到半导体层311、漏极层313、沟道层315、源极层317和半导体层319从下到上依次层叠。而且，可以进一步看到半导体衬底300表面覆盖有保护层321。保护层321能够对半导体衬底300进行保护。从图5中更加直观地看到，所述鳍部中的半导体层311通常与半导体衬底300为相连的一体结构。因此，两者之间以虚线隔开。需要说明的是，在其它实施例中，也可以采用沉积的方法在半导体衬底300上形成半导体层311，此时半导体层311与半导体衬底300则为实质的不同层结构。本实施例中，半导体衬底300为硅衬底。在本发明的其它实施例中，半导体衬底300也可以为锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或者它们的组合形成的衬底，或者为绝缘体上硅衬底，或者为本领域技术人员公知的其他合适的半导体材料衬底。本实施例中，形成所述鳍部的步骤可以包括：在半导体衬底300上形成第一重掺杂层；在所述第一重掺杂层上形成沟道层315；在沟道层315上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、沟道层315、第一重掺杂层和半导体衬底300，直至形成所述鳍部。在形成所述鳍部之后，所述硬掩膜层可以被去除，也可以保留在半导体层319上方。本实施例中，所述第一重掺杂层和第二重掺杂层的掺杂类型可以为N型，在其它实施例中，所述第一重掺杂层和第二重掺杂层的掺杂类型也可以为P型。在上述鳍部的形成过程中，所述第一重掺杂层和第二重掺杂层分别为源极层317和漏极层313的其中之一，并且两者不同。即在本发明的其它实施例中，源极层317和漏极层313的位置可以对换。在上述鳍部的形成过程中，可以同时形成上述第一介电结构和第二介电结构。在上述鳍部的形成过程中，沟道层315可以为本征半导体层，例如本征硅材料层，也可以包括对沟道层315进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3，并且所述轻掺杂注入的原子的导电类型与源极层317和漏极层313的导电类型相反。即当源极层317和漏极层313为N型掺杂时，沟道层315掺杂的为P型原子。在上述鳍部的形成过程中，可以采用外延生长方法或者气相沉积法形成所述第二重掺杂层。需要说明的是，在其它实施例中，形成所述鳍部的步骤还可以为包括以下步骤：对半导体衬底300进行掺杂以形成第一重掺杂层；在所述第一重掺杂层上形成沟道层315；在沟道层315上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、沟道层315、第一重掺杂层和半导体衬底300，直至形成所述鳍部。其中，所述第一重掺杂层和第二重掺杂层分别为源极层317和漏极层313的其中之一，并且两者不同。同样的，在所述鳍部的形成过程中，可以采用外延生长方法或者气相沉积法形成所述第二重掺杂层，可以对沟道层315进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3。请参考图6至图9，形成一个隧穿介质层331，隧穿介质层331覆盖在部分所述鳍部的顶部和两侧。形成电荷陷阱层333，电荷陷阱层333覆盖在所述隧穿介质层331的顶部和两侧。形成栅介质层335，栅介质层335覆盖在电荷陷阱层333的顶部和两侧。形成栅极337，栅极337覆盖在所述栅介质层335的顶部和两侧。图6为形成栅极337后的俯视结构，从中可以看到，所述鳍部长度所在方向上的两端被掩膜层323覆盖，而中间一段被栅极337覆盖。并且，栅极337与掩膜层323之间具有电荷陷阱层333和栅介质层335。栅介质层335位于栅极337与电荷陷阱层333之间。图7为图6所示结构沿X-X2点划线剖切得到的剖面结构示意图。从图7看到，所述鳍部长度所在方向上中间一段的顶部上形成了隧穿介质层331、电荷陷阱层333、栅介质层335和栅极337。图8为图6所示结构沿Y-Y2点划线剖切得到的剖面结构示意图。结合图6、图7和图8可以知道，隧穿介质层331、电荷陷阱层333、栅介质层335和栅极337不仅覆盖部分所述鳍部的顶部，还同时覆盖在这些部分所述鳍部的两侧。并且，隧穿介质层331位于所述鳍部与电荷陷阱层333之间。电荷陷阱层333位于栅介质层335与隧穿介质层331和栅介质层335之间。栅介质层335位于栅极337和电荷陷阱层333之间。图9为图6所示结构沿Y-Y3点划线剖切得到的剖面结构示意图。图7中还可以看到，所述鳍部两端上方的顶部被掩膜层323覆盖，结合图7和图9可知，掩膜层323同时还覆盖在此部分所述鳍部的两侧。本实施例中，掩膜层323的材料可以为氮化硅要或碳氮化硅，或者氮化硅与氧化硅的叠层结构。本实施例中，电荷陷阱层333的材料可以为氮化硅。采用氮化硅作为电荷陷阱层333时，当相应的电荷进入陷阱层之后，不易发生移动，因此，相应的数据稳定。本实施例中，隧穿介质层331和栅介质层335的材料均可以为氧化硅。此时隧穿介质层331、电荷陷阱层333和栅介质层335组成ONO(oxide-nitride-oxide)叠层结构。本实施例中，形成隧穿介质层331的过程可以包括：形成掩膜层323覆盖整个所述鳍部；然后，刻蚀掩膜层323，以形成凹槽(未示出)，所述凹槽暴露部分所述鳍部的顶部和两侧，并且暴露的是所述鳍部长度所在方向中间一段，即此时剩余的掩膜层323如图6至图9中所示；之后，在所述凹槽底部的所述鳍部表面形成隧穿介质层331，具体的，可以采用热氧化法或者化学氧化法在被暴露的所述鳍部表面形成隧穿介质层331。本实施例中，在形成隧穿介质层331之后，具体可以采用化学气相沉积方法(CVD)、物理气相沉积方法(PVD)或者原子层沉积方法(ALD)形成电荷陷阱层333，从而使电荷陷阱层333覆盖在所述凹槽内壁。然后继续在所述凹槽内壁形成栅介质层335，从而使栅介质层335覆盖电荷陷阱层333。最后形成栅极337填充所述凹槽，从而使栅介质层335位于电荷陷阱层333和栅极337之间。需要说明的是，在本发明的其它实施例中，形成所述隧穿介质层331也可以包括：形成隧穿介质材料层覆盖所述鳍部；形成电荷陷阱材料层覆盖所述隧穿介质材料层；形成栅介质材料层覆盖所述电荷陷阱材料层；形成栅材料层覆盖所述栅介质材料层；然后，依次刻蚀所述栅材料层、栅介质材料层、电荷陷阱材料层和隧穿介质材料层，直至形成所述栅极337、栅介质层335、电荷陷阱层333和隧穿介质层331。本实施例中，栅极337的材料可以为多晶硅或者金属。当栅极337的材料为金属时，相应的栅介质层335可以为高K介质材料制作而成。请参考10至图12，刻蚀图6所示掩膜层323以去除大部分掩膜层323，并暴露所述鳍部的两端，同时保留少部分与隧穿介质层331和电荷陷阱层333相邻的掩膜层323(即保留与所述电荷陷阱层333接触的部分掩膜层323)。然后，在所述鳍部的两端外延生长碳化硅或者锗硅作为所述串源极3431和串漏极3432。并且，还可以继续在串源极3431、串漏极3432和栅极337上形成金属硅化物347。具休的，在所述鳍部的两端中(即在去除掩膜层323后暴露的所述鳍部两端)，在其中一端形成串源极3431，所述串源极3431连接源极层317，在另一端形成串漏极3432，所述串漏极3432连接所述漏极层313。本实施例中，串源极3431和串漏极3432的形成步骤可以包括：在所述鳍部的两端外延生长碳化硅或者锗硅，所述碳化硅或者锗硅作为所述串源极3431和串漏极3432。在外延生长串源极3431和串漏极3432的过程中，可以对所述碳化硅或者锗硅进行原位掺杂，从而提高串源极3431和串漏极3432的导电性能。轻掺杂的碳化硅或者锗硅的导电率更高，做出来的串源极3431和串漏极3432寄生电阻更小。本实施例中，在所述鳍部长度所在方向上，串源极3431和串漏极3432形成在隧穿介质层331两边，即隧穿介质层331形成在串源极3431和串漏极3432之间，亦即栅极337位于串源极3431和串漏极3432之间，而栅极337与相应的源极层317、沟道层315、漏极层313、隧穿介质层331、电荷陷阱层333和栅介质层335构成NAND闪存存储单元，因此，也就是说，所述NAND闪存存储单元位于串源极3431和串漏极3432之间。本实施例中，串源极3431生长在源极层317两侧面，因此串源极3431与源极层317电连接。同时，串源极3431并不生长在漏极层313侧面，而是生长在上述第二介电结构侧面，因此，串源极3431与漏极层313之间相互绝缘。同样的，串漏极3432生长在漏极层313两侧面，因此串漏极3432与漏极层313电连接。同时，串漏极3432并不生长在源极层317侧面，而是生长在上述第一介电结构侧面，因此，串漏极3432与源极层317之间相互绝缘。图11为图10所示俯视结构沿X-X3点划线剖切得到的剖面结构。可以从图11中看到，上述过程中剩余的掩膜层323位于串源极3431与电荷陷阱层333之间，以及串漏极3432与电荷陷阱层333之间。图11中还显示了串源极3431下方的鳍部还形成的轻掺杂源区3411，轻掺杂源区3411从半导体层319一直延伸至半导体层311，即其中的部分源极层317、沟道层315、漏极层313和半导体层311也成为轻掺杂源区3411的一部分。串漏极3432下方的鳍部还形成的轻掺杂漏区3412，轻掺杂漏区3412从半导体层319一直延伸至半导体层311，即其中的部分源极层317、沟道层315、漏极层313和半导体层311也成为轻掺杂漏区3412的一部分。本实施例中，轻掺杂源区3411和轻掺杂漏区3412可以采用轻掺杂漏注入工艺制作而成。然而，串源极3431和串漏极3432直接生长在所述鳍部的表面上，因此，在本发明的其它实施例中，可以不必进行轻掺杂漏注入工艺，即不必形成轻掺杂源区3411和轻掺杂漏区3412，从而节省工艺步骤，节省工艺成本。图12为图10所示俯视结构沿Y-Y4点划线剖切得到的剖面结构。可以从图12中看到，串源极3431的外形呈钻石外形。这是因为硅的外延结晶形成的，主要是硅材料的外延决定形状，而碳或者锗只是少量掺入，所以对形状基本没有影响。即外延生长的碳化硅或者锗硅中，仍然沿着所述鳍部中硅原子的晶格继续生成，而晶格生长具有各向异性，因此形成图12中所示形状。图12中虽然未示出串漏极3432的形状，但是可以理解，串漏极3432的形状与串源极3431相同，因此，可以一并参考图12所示结构。请参考图13至图16，形成接触插塞351连接各金属硅化物347，并且同时连接栅极337。图13中显示的是俯视结构，其中，各金属硅化物347基本位于栅极337和金属硅化物347的中间位置。接触插塞351形成在层间介质层中，图13至16省略显示了所述层间介质层。图14为图13所示俯视结构沿X-X4点划线剖切得到的剖面结构。图15为图13所示俯视结构沿Y-Y5点划线剖切得到的剖面结构。图16为图13所示俯视结构沿Y-Y6点划线剖切得到的剖面结构。接触插塞351多呈圆柱形，或者椭圆柱形。本实施例中，仅形成了一个栅极337，对应的仅有一个NAND闪存存储单元。此NAND闪存存储单元与位于其两边的串源极3431和串漏极3432形成NAND闪存存储单元阵列结构。但是，在本发明的其它实施例中，可以在所述鳍部形成多个分立的栅极337，即在沿所述鳍部长度所在方向形成间隔排布的多个栅极337，从而形成多个NAND闪存存储单元，并且，这些NAND闪存存储单元与串源极3431和串漏极3432形成NAND闪存存储单元阵列结构。本实施例所提供的NAND闪存存储单元阵列结构的形成方法中，在所提供的半导体衬底300上形成了鳍部，所述鳍部包括在竖向上从上到下层叠的半导体层319、源极层317、沟道层315、漏极层313和半导体层311，然后形成由隧穿介质层331、电荷陷阱层333和栅介质层335组成的叠层结构覆盖在所述鳍部的顶部和两侧，再形成栅极337覆盖所述叠层结构，从而形成了NAND闪存存储单元。在整个形成过程中，省略了形成多晶硅浮栅时的光刻和刻蚀工艺，简化工艺步骤。所形成的NAND闪存存储单元由源极层317作为源极，沟道区形成在沟道层315中，由漏极层313作为漏极，因此，尺寸可以大幅缩小。同时，由于没有相邻的存储单元，可以完全避免读取干扰现象。本实施例所提供的NAND闪存存储单元阵列结构的形成方法中，在形成了上述NAND闪存存储单元之后，又继续在所述鳍部的两端形成了串源极3431和串漏极3432，从而形成存储单元阵列结构。所述阵列结构的尺寸同样可以大幅缩小，并且存储单元阵列结构的性能提高。本发明实施例还提供了一种NAND闪存存储单元。所述NAND闪存存储单元可以采用前述实施例所提供的形成方法形成(即前述形成方法在形成NAND闪存存储单元阵列结构时，所述NAND闪存存储单元阵列结构包括了NAND闪存存储单元，因此所述形成方法同时也形成了NAND闪存存储单元)，因此，所述NAND闪存存储单元可参考前述实施例相应内容，可以结合参考图3至图16。具体的，所述NAND闪存存储单元请结合参考图13至图15。其中，图13示出了所述NAND闪存存储单元的俯视结构，图14示出了所述NAND闪存存储单元沿X-X4点划线剖切得到的剖面结构。图15示出了所述NAND闪存存储单元沿Y-Y5点划线剖切得到的剖面结构。所述NAND闪存存储单元包括半导体衬底300和位于半导体衬底300上的鳍部，所述鳍部包括在竖向上层叠的源极层317、沟道层315和漏极层313，沟道层315位于源极层317和漏极层313中间。隧穿介质层331，覆盖在部分鳍部的顶部和两侧；电荷陷阱层333，覆盖在隧穿介质层331的顶部和两侧；栅介质层335，覆盖在电荷陷阱层333的顶部和两侧；栅极337，覆盖在栅介质层的顶部和两侧。本实施例中，沟道层315的厚度范围可以为50nm～70nm。在本实施例所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直沟道层315的厚度流动，如果沟道层315的厚度小于50nm，则很难通过栅极337关断相应的沟道电流；另一方面，如果沟道层315的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。需要说明的是，上述沟道层315厚度对应的具体数值并不是对沟道层315的一个限定，而是一个参考。在其它条件变动的情况下，沟道层315的厚度也可以选取其它合适数值。本说明书中，其它涉及数值范围的内容存在同样的情况，在此一并说明。本实施例中，电荷陷阱层333的厚度范围可以为15nm～40nm。电荷陷阱层333作为NAND闪存存储单元存储数据时的数据电荷存储位置，一方面需要有足够的厚度以保证数据电荷能够存储在其中，另一方面，其厚度需要较小，以方便后续栅极337的形成和控制。本实施例中，源极层317和漏极层313和厚度范围均可以为20nm～100nm，这是从结构上考虑的结果，如果源极层317和漏极层313厚度太小，小于20nm，则电流通过能力太低，而如果源极层317和漏极层313厚度太大，大于100nm，此时所述鳍部的高度太大，难以形成，即使形成了也易出现可靠性问题。此外，本实施例所提供的存储单元具有很好的工艺尺寸持续缩小能力(scaledown)。同时，每个存储单元都是一个具有双栅极的器件(栅极337同时覆盖在沟道层315的两侧)，具有较小的关断电流。FinFET晶体管是由美国加州大学伯克利分校胡正明教授所命名，用来描述一种基于早期DELTA(单闸极)晶体管的设计演化出来并建立在硅上绝缘基板上的非平面双闸极晶体管。FinFET主要的特色在于将导电通道包裹在硅“鳍”里面。源极和漏极之间的距离决定了这个元件的等效通道(沟道)长度。由于本实施例所提供的形成方法中，可以通过对FinFET晶体管的鳍部进行掺杂，或者说在FinFET晶体管的鳍部形成过程中增加相应的掺杂工艺，就能够形成位于鳍部中的源极层、沟道层和漏极层，并且通过增加形成相应的隧穿介质层和电荷陷阱层，即可以形成NAND闪存存储单元，可知，所述存储单元的形成方法与传统FinFET工艺兼容，因此，简化了工艺，减少了工艺成本。本发明实施例还提供了一种NAND闪存存储单元阵列结构。所述NAND闪存存储单元阵列结构可以采用前述实施例所提供的形成方法形成，因此，所述NAND闪存存储单元阵列结构可参考前述实施例相应内容，可以结合参考图3至图16。具体的，所述NAND闪存存储单元阵列结构请结合参考图13至图15。其中，图13示出了所述NAND闪存存储单元阵列结构的俯视结构，图14示出了所述NAND闪存存储单元阵列结构沿X-X4点划线剖切得到的剖面结构。图15示出了所述NAND闪存存储单元阵列结构沿Y-Y5点划线剖切得到的剖面结构。所述NAND闪存存储单元阵列结构包括半导体衬底300和位于半导体衬底300上的鳍部，所述鳍部包括在竖向上层叠的源极层317、沟道层315和漏极层313，沟道层315位于源极层317和漏极层313中间。隧穿介质层331，覆盖在部分鳍部的顶部和两侧；电荷陷阱层333，覆盖在隧穿介质层331的顶部和两侧；栅介质层335，覆盖在电荷陷阱层333的顶部和两侧；栅极337，覆盖在栅介质层335的顶部和两侧。此外，所述NAND闪存存储单元阵列结构还包括连接源极层317的串源极3431和连接漏极层313的串漏极3432。本实施例中，沟道层315的厚度范围可以为50nm～70nm。在本实施例所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直沟道层315的厚度流动，如果沟道层315的厚度小于50nm，则很难通过栅极337关断相应的沟道电流；另一方面，如果沟道层315的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。本实施例中，电荷陷阱层333的厚度范围可以为15nm～40nm。电荷陷阱层333作为NAND闪存存储单元存储数据时的数据电荷存储位置，一方面需要有足够的厚度以保证数据电荷能够存储在其中，另一方面，其厚度需要较小，以方便后续栅极337的形成和控制。本实施例中，源极层317和漏极层313和厚度范围均可以为20nm～100nm，这是从结构上考虑的结果，如果源极层317和漏极层313厚度太小，小于20nm，则电流通过能力太低，而如果源极层317和漏极层313厚度太大，大于100nm，此时所述鳍部的高度太大，难以形成，即使形成了也易出现可靠性问题。本实施例中，在所述鳍部长度所在方向上，隧穿介质层331位于串源极3431和串漏极3432之间，即栅极337位于串源极3431和串漏极3432之间，亦即所述NAND闪存存储单元位于串源极3431和串漏极3432之间。本实施例中，串源极3431和串漏极3432的材料可以为碳化硅或者锗硅，并且碳化硅或者锗硅可以具有轻掺杂。本实施例中，每个存储单元虽然有独立的源极和漏极，它依旧保持了NAND闪存存储密度高和存储数据先读出后运行的特点。此外，本实施例所提供的存储单元具有很好的工艺尺寸持续缩小能力。同时，每个存储单元都是一个具有双栅极的器件，具有较小的关断电流。并且，所述存储单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。本发明另一实施例提供的另一种NAND闪存存储单元阵列结构的形成方法。请参考图17，示出了本实施例所提供NAND闪存存储单元阵列结构的形成方法对应的立体结构。所述形成方法提供半导体衬底400，并在半导体衬底400上形成深N型阱401和位于深N型阱401上的P型阱402。需要说明的是，在其它实施例中，半导体衬底400上也可以是具有深P型阱和位于深P型阱401上的N型阱。请继续参考图17，在半导体衬底400上形成鳍部(未标注)，所述鳍部具体形成在P型阱402上。所述鳍部包括在竖向上层叠的半导体层419、源极层417、沟道层415、漏极层413和半导体层411，其中沟道层415位于源极层417和漏极层413中间。具体的，半导体层419、源极层417、沟道层415、漏极层413和半导体层411从上到下依次层叠，即半导体层419位于源极层417上，源极层417位于沟道层415上，沟道层415位于漏极层413上，而漏极层413位于半导体层411上。所述鳍部具有一定的长度，所述鳍部长度所在方向的头尾部分为所述鳍部的两端(图17中显示为左右两端)，所述鳍部宽度所在方向的两个边缘为所述鳍部的两侧(图17中显示为前后两侧)。本实施例中，竖向指与晶圆上表面(晶圆上表面通常亦即半导体衬底400上表面)基本垂直的方向。相应的，横向指与晶圆上表面基本平行的方向。图17中，半导体层411与P型阱402之间以虚线隔开，这是因为，通常两者原本为衬底结构，只是经过刻蚀工艺之后，半导体层411成为所述鳍部位于底部的部分。需要说明的是，在其它实施例中，也可以采用沉积的方法在半导体衬底400上形成半导体层411，此时半导体层411与半导体衬底400则为实质的不同层结构。图17中，在所述鳍部中，与漏极层413位于同一层的部分结构具有与漏极层413不同的底纹，这是为了显示此部分结构并非漏极层413，此部分结构并不作为导电结构，为第一介电结构4130。形成漏极层413和半导体层411的过程可以为：对半导体衬底400进行源漏重掺杂，然后对半导体衬底400进行刻蚀，半导体衬底400进行了所述源漏重掺杂的部分在刻蚀后保留为漏极层413，而半导体衬底400未进行所述源漏重掺杂的部分则保留为上述第一介电结构4130，相应的，漏极层413和第一介电结构4130下方的部分半导体衬底400则成为半导体层411，可知，此时第一介电结构4130和半导体层411均为半导体衬底400被刻蚀后保留下来的部分。需要说明的是，在其它实施例中，第一介电结构4130也可以单独采用沉积方法形成，从而成为一个独立的部分，本发明对第一介电结构4130的形成方法不作限定。同样的，图17中显示，与源极层417位于同一层的部分结构具有与源极层417不同的底纹，这是为了显示此部分结构并非源极层417，此部分结构并不作为导电结构，为第二介电结构4170。形成源极层417和半导体层419的过程可以为：在沟道层415上形成半导体材料层，此半导体材料层的厚度为源极层417和半导体层419之和，然后对所述半导体材料层进行源漏重掺杂，以形成源极层417，而未掺杂的部分保留为半导体层419和第二介电结构4170，因而此时第二介电结构4170和半导体层419均为半导体材料层保留下来的整体结构。需要说明的是，在其它实施例中，第二介电结构4170也可以单独采用沉积方法形成，从而成为一个独立的部分，本发明对第二介电结构4170的形成方法不作限定。图17中，源极层417和漏极层413在竖向上有部分重叠，同时，源极层417和漏极层413在竖向上有部分不重叠。并且，源极层417和漏极层413在竖向上不重叠的部分是由于第一介电结构4130和第二介电结构4170的存在造成的。即第一介电结构4130和第二介电结构4170在竖向上不重叠，且两者分别位于鳍部的两个端部，从而保证部分源极层417在竖向上与第一介电结构4130在重叠，部分漏极层413在竖向上与第二介电结构4170重叠。本实施例中，一方面，源极层417和漏极层413需要在竖向上部分重叠，从而保证源极层417和漏极层413能够分别作为NAND闪存储存单元的源极和漏极；另一方面，源极层417和漏极层413在竖向上需要有不重叠的两个端部，从而保证后续形成的串源极4431和串漏极4432能够分别仅与两者的其中之一连接，即保证形成相应的NAND闪存存储单元阵列结构。本实施例中，半导体衬底400为硅衬底。在本发明的其它实施例中，半导体衬底400也可以为锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或者它们的组合形成的衬底，或者为绝缘体上硅衬底，或者为本领域技术人员公知的其他合适的半导体材料衬底。本实施例中，形成所述鳍部的步骤可以包括：在半导体衬底400上形成第一重掺杂层；在所述第一重掺杂层上形成沟道层415；在沟道层415上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、沟道层415、第一重掺杂层和半导体衬底400，直至形成所述鳍部。在形成所述鳍部之后，所述硬掩膜层可以被去除，也可以保留在半导体层419上方。本实施例中，所述第一重掺杂层和第二重掺杂层的掺杂类型可以为N型，在其它实施例中，所述第一重掺杂层和第二重掺杂层的掺杂类型也可以为P型。在上述鳍部的形成过程中，所述第一重掺杂层和第二重掺杂层分别为源极层417和漏极层413的其中之一，并且两者不同。即在本发明的其它实施例中，源极层417和漏极层413的位置可以对换。在上述鳍部的形成过程中，可以同时形成上述第一介电结构4130和第二介电结构4170。在上述鳍部的形成过程中，沟道层415可以为本征半导体层，例如本征硅材料层，也可以包括对沟道层415进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3，并且所述轻掺杂注入的原子的导电类型与源极层417和漏极层413的导电类型相反。即当源极层417和漏极层413为N型掺杂时，沟道层415掺杂的为P型原子。在上述鳍部的形成过程中，可以采用外延生长方法或者气相沉积法形成所述第二重掺杂层。需要说明的是，在其它实施例中，形成所述鳍部的步骤还可以为包括以下步骤：对半导体衬底400进行掺杂以形成第一重掺杂层；在所述第一重掺杂层上形成沟道层415；在沟道层415上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、沟道层415、第一重掺杂层和半导体衬底400，直至形成所述鳍部。其中，所述第一重掺杂层和第二重掺杂层分别为源极层417和漏极层413的其中之一，并且两者不同。同样的，在所述鳍部的形成过程中，可以采用外延生长方法或者气相沉积法形成所述第二重掺杂层，可以对沟道层415进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3。请继续参考图17，在所述鳍部长度所在方向上形成间隔排布的多个隧穿介质层431，隧穿介质层431覆盖在部分所述鳍部的顶部和两侧。形成电荷陷阱层433，电荷陷阱层433覆盖在隧穿介质层431的顶部和两侧。形成栅介质层435，栅介质层435覆盖在电荷陷阱层433的顶部和两侧。形成栅极437，栅极437覆盖在所述栅介质层435的顶部和两侧。本实施例中，形成栅极437、栅介质层435、电荷陷阱层433和隧穿介质层431的过程可以为：暴露所述鳍部表面，以在整个所述鳍部表面形成隧穿介质材料层，然后在所述隧穿介质材料层上形成电荷陷阱材料层，在电荷陷阱材料层上形成栅介质材料层，在栅介质材料层上形成栅材料层，然后在栅材料层上形成硬掩膜层，在硬掩膜层上形成光刻胶层，并对所述光刻胶层进行曝光和显影工艺进行图案化，再以图案化的光刻胶层为掩模，刻蚀所述硬掩膜层，再以刻蚀后的所述硬掩膜层和剩余所述光刻胶层为掩模，刻蚀所述栅材料层、栅介质材料层、电荷陷阱材料层和隧穿介质材料层，直至形成间隔排布的多个栅极437、栅介质层435、电荷陷阱层433和隧穿介质层431，并且重新暴露出相邻栅极437之间的所述鳍部的表面。并且，在上述过程中，同时刻蚀去除了位于后续形成串源极和串漏极的区域，以及其它非栅极区域的上述各材料层。上述过程中，可以采用热氧化法或者化学氧化法在被暴露的所述鳍部表面形成隧穿介质层431。需要特别说明的是，由于电荷陷阱层只需形成在存储单元区域，因此，在上述刻蚀过程中，还包括进一步刻蚀去除外围器件区域中的电荷陷阱材料层。本实施例中，电荷陷阱层433的材料可以为氮化硅。采用氮化硅作为电荷陷阱层433时，当相应的电荷进入陷阱层之后，不易发生移动，因此，相应的数据稳定。本实施例中，隧穿介质层431和栅介质层435的材料均可以为氧化硅。此时隧穿介质层431、电荷陷阱层433和栅介质层435组成ONO叠层结构。本实施例中，栅极437的材料可以为多晶硅或者金属。当栅极437的材料为金属时，相应的栅介质层435可以为高K介质材料制作而成。请继续参考图17，在所述鳍部的两端外延生长碳化硅或者锗硅作为所述串源极4431和串漏极4432。具休的，在所述鳍部的两端中(即在去除掩膜层423后暴露的所述鳍部两端)，在其中一端形成串源极4431，所述串源极4431连接源极层417，在另一端形成串漏极4432，所述串漏极4432连接所述漏极层413。本实施例中，串源极4431和串漏极4432的形成步骤可以包括：在所述鳍部的两端外延生长碳化硅或者锗硅，所述碳化硅或者锗硅作为所述串源极4431和串漏极4432。在外延生长串源极4431和串漏极4432的过程中，可以对所述碳化硅或者锗硅进行原位掺杂，从而提高串源极4431和串漏极4432的导电性能。轻掺杂的碳化硅或者锗硅的导电率更高，做出来的串源极4431和串漏极4432寄生电阻更小。本实施例中，在所述鳍部长度所在方向上，串源极4431和串漏极4432形成在隧穿介质层431两边，即隧穿介质层431形成在串源极4431和串漏极4432之间，亦即栅极437位于串源极4431和串漏极4432之间，而栅极437与相应的源极层417、沟道层415、漏极层413、隧穿介质层431、电荷陷阱层433和栅介质层435构成NAND闪存存储单元，因此，也就是说，所述NAND闪存存储单元位于串源极4431和串漏极4432之间。本实施例中，串源极4431生长在源极层417两侧面，因此串源极4431与源极层417电连接。同时，串源极4431并不生长在漏极层413侧面，而是生长在上述第二介电结构4170侧面，因此，串源极4431与漏极层413之间相互绝缘。同样的，串漏极4432生长在漏极层413两侧面，因此串漏极4432与漏极层413电连接。同时，串漏极4432并不生长在源极层417侧面，而是生长在上述第一介电结构4130侧面，因此，串漏极4432与源极层417之间相互绝缘。本实施例中，不必进行轻掺杂漏注入工艺，即不必形成轻掺杂源区和轻掺杂漏区，从而节省工艺步骤，节省工艺成本。从图17中看到，串源极4431的外形呈钻石外形。这是因为硅的外延结晶形成的，主要是硅材料的外延决定形状，而碳或者锗只是少量掺入，所以对形状基本没有影响。即外延生长的碳化硅或者锗硅中，仍然沿着所述鳍部中硅原子的晶格继续生成，而晶格生长具有各向异性，因此形成图17中所示形状。图中虽未示出，但本实施例后续还可以继续在串源极4431、串漏极4432和栅极437上形成金属硅化物(未示出)，并形成接触插塞(未示出)连接各金属硅化物，并且同时连接栅极437。本实施例中，形成了三个栅极437，对应的有三个NAND闪存存储单元。此三个NAND闪存存储单元与位于其两边的串源极4431和串漏极4432形成NAND闪存存储单元阵列结构。但是，在本发明的其它实施例中，可以在所述鳍部形成更多分立的栅极437，例如8个、16个或者32个栅极，且这些栅极均沿所述鳍部长度所在方向间隔排布，从而形成沿所述鳍部长度方向间隔排布的多个NAND闪存存储单元，并且，这些NAND闪存存储单元与串源极4431和串漏极4432形成NAND闪存存储单元阵列结构。本实施例所提供的NAND闪存存储单元阵列结构的形成方法中，在所提供的半导体衬底400上形成了鳍部，所述鳍部包括在竖向上从上到下层叠的半导体层419、源极层417、沟道层415、漏极层413和半导体层411，然后形成由隧穿介质层431、电荷陷阱层433和栅介质层435组成的叠层结构覆盖在所述鳍部的顶部和两侧，再形成栅极437覆盖所述叠层结构，从而形成了NAND闪存存储单元。在整个形成过程中，省略了形成多晶硅浮栅时的光刻和刻蚀工艺，简化工艺步骤。所形成的NAND闪存存储单元由源极层417作为源极，沟道区形成在沟道层415中，由漏极层413作为漏极，因此，尺寸可以大幅缩小。本实施例所形成的NAND闪存存储单元中，多个所述NAND闪存存储单元制作于同一鳍部，但是各存储单元的工作电流(此处工作电流指源极和漏极之间的电流，而不考虑栅极的电流)是并联的，载流子均是从源极层417向漏极层413移动。因此，在存储单元数据读取过程中，容易发生的热载流子注入的漏极(漏极即部分所述漏极层)与相邻存储单元的电荷陷阱层存在距离较远(距离较远由相邻栅极437之间距离可以较大引起)或者路径曲折(路径曲折由各电荷陷阱层和各隧穿介质层相互间隔造成，由于各隧穿介质层和各电荷陷阱层不连续，热载流子通过它们内部移动到相邻存储单元)的情况，并且电场的方向也是由源极层317到漏极层313(或者由漏极层313到源极层317)，因此在对一个存储单元进行读取操作时，能够防止热载流子注入相邻存储单元电荷陷阱层区域，避免了热载流子注入相邻存储单元的现象，即从器件结构上解决了存储单元读取干扰的问题。本实施例所提供的NAND闪存存储单元阵列结构的形成方法中，在形成了上述NAND闪存存储单元之后，又继续在所述鳍部的两端形成了串源极4431和串漏极4432，从而形成存储单元阵列结构。所述阵列结构的尺寸同样可以大幅缩小，并且存储单元阵列结构的性能提高。本发明实施例还提供了一种NAND闪存存储单元。所述NAND闪存存储单元可以采用前述实施例所提供的形成方法形成(即前述形成方法在形成NAND闪存存储单元阵列结构时，所述NAND闪存存储单元阵列结构包括了NAND闪存存储单元，因此所述形成方法同时也形成了NAND闪存存储单元)，因此，所述NAND闪存存储单元可参考前述实施例相应内容，可以结合参考图17。具体的，图17示出了所述NAND闪存存储单元的立体结构。所述NAND闪存存储单元包括半导体衬底400和位于半导体衬底400上的鳍部，所述鳍部包括在竖向上层叠的源极层417、沟道层415和漏极层413，沟道层415位于源极层417和漏极层413中间。隧穿介质层431，覆盖在部分鳍部的顶部和两侧；电荷陷阱层433，覆盖在隧穿介质层431的顶部和两侧；栅介质层435，覆盖在电荷陷阱层433的顶部和两侧；栅极437，覆盖在栅介质层的顶部和两侧。本实施例中，沟道层415的厚度范围可以为50nm～70nm。在本实施例所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直沟道层415的厚度流动，如果沟道层415的厚度小于50nm，则很难通过栅极437关断相应的沟道电流；另一方面，如果沟道层415的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。本实施例中，电荷陷阱层433的厚度范围可以为15nm～40nm。电荷陷阱层433作为NAND闪存存储单元存储数据时的数据电荷存储位置，一方面需要有足够的厚度以保证数据电荷能够存储在其中，另一方面，其厚度需要较小，以方便后续栅极437的形成和控制。本实施例中，源极层417和漏极层413和厚度范围均可以为20nm～100nm，这是从结构上考虑的结果，如果源极层417和漏极层413厚度太小，小于20nm，则电流通过能力太低，而如果源极层417和漏极层413厚度太大，大于100nm，此时所述鳍部的高度太大，难以形成，即使形成了也易出现可靠性问题。本实施例中，每个存储单元虽然有独立的源极和漏极，但是一个位线上的存储单元的源极和漏极都是串联的，所以依然是NAND闪存，它依旧保持了NAND闪存存储密度高和存储数据先读出后运行的特点。此外，本实施例所提供的存储单元具有很好的工艺尺寸持续缩小能力。同时，每个存储单元都是一个具有双栅极的器件(栅极437同时覆盖在沟道层415的两侧)，具有较小的关断电流。并且，所述存储单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。本发明实施例还提供了一种NAND闪存存储单元阵列结构。所述NAND闪存存储单元阵列结构可以采用图17对应的形成方法实施例形成，因此，所述NAND闪存存储单元阵列结构可参考前述实施例相应内容，可以结合参考图17。具体的，图17示出了所述NAND闪存存储单元阵列结构的立体结构。所述NAND闪存存储单元阵列结构包括半导体衬底400和位于半导体衬底400上的鳍部，所述鳍部包括在竖向上层叠的源极层417、沟道层415和漏极层413，沟道层415位于源极层417和漏极层413中间。隧穿介质层431，覆盖在部分鳍部的顶部和两侧；电荷陷阱层433，覆盖在隧穿介质层431的顶部和两侧；栅介质层435，覆盖在电荷陷阱层433的顶部和两侧；栅极437，覆盖在栅介质层435的顶部和两侧。此外，所述NAND闪存存储单元阵列结构还包括连接源极层417的串源极4431和连接漏极层413的串漏极4432。本实施例中，沟道层415的厚度范围可以为50nm～70nm。在本实施例所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直沟道层415的厚度流动，如果沟道层415的厚度小于50nm，则很难通过栅极437关断相应的沟道电流；另一方面，如果沟道层415的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。本实施例中，电荷陷阱层433的厚度范围可以为15nm～40nm。电荷陷阱层433作为NAND闪存存储单元存储数据时的数据电荷存储位置，一方面需要有足够的厚度以保证数据电荷能够存储在其中，另一方面，其厚度需要较小，以方便后续栅极437的形成和控制。本实施例中，源极层417和漏极层413和厚度范围均可以为20nm～100nm，这是从结构上考虑的结果，如果源极层417和漏极层413厚度太小，小于20nm，则电流通过能力太低，而如果源极层417和漏极层413厚度太大，大于100nm，此时所述鳍部的高度太大，难以形成，即使形成了也易出现可靠性问题。本实施例中，在所述鳍部长度所在方向上，隧穿介质层431位于串源极4431和串漏极4432之间，即栅极437位于串源极4431和串漏极4432之间，亦即所述NAND闪存存储单元位于串源极4431和串漏极4432之间。本实施例中，串源极4431和串漏极4432的材料可以为碳化硅或者锗硅，并且碳化硅或者锗硅可以具有轻掺杂。本实施例中，每个存储单元虽然有独立的源极和漏极，但是一个位线上的存储单元的源极和漏极都是串联(因为作为各源极的源极层417为连续结构，作为各漏极的漏极层413也为连续结构)的，所以依然是NAND闪存，它依旧保持了NAND闪存存储密度高和存储数据先读出后运行的特点。此外，本实施例所提供的存储单元具有很好的工艺尺寸持续缩小能力。同时，每个存储单元都是一个具有双栅极的器件，具有较小的关断电流。并且，所述存储单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。本发明又一实施例提供的又一种NAND闪存存储单元阵列结构的形成方法。请参考图18，示出了NAND闪存存储单元阵列结构的俯视剖面结构。所述形成方法包括：提供半导体衬底(未示出)，并在所述半导体衬底上形成鳍部(未全部示出)。所述鳍部包括在竖向上层叠源极层517、沟道层(未示出)、漏极层(未示出)和半导体层511，其中所述沟道层位于源极层517和所述漏极层中间。具体的，本实施例所形成的上述各结构可以参考图3至图16，以及图17相应内容。所述鳍部具有一定的长度，所述鳍部长度所在方向的头尾部分为所述鳍部的两端(图18中显示为左右两端)，所述鳍部宽度所在方向的两个边缘为所述鳍部的两侧(图18中显示为上下两侧)。本实施例中，竖向指与晶圆上表面基本垂直的方向，晶圆上表面通常亦即所述半导体衬底上表面，即图18所示平面，因此竖向通常指与垂直于图18所示平面向外的方向。相应的，横向指与晶圆上表面基本平行的方向。本实施例中，在所述鳍部同样可以存在第一介电结构(未示出)和第二介电结构(未示出)，它们在竖向上不重叠，且两者分别位于鳍部的两个端部，从而保证部分源极层517在竖向上与第一介电结构在重叠，部分所述漏极层在竖向上与第二介电结构重叠。本实施例中，一方面，源极层517和所述漏极层在竖向上部分重叠，从而保证源极层517和所述漏极层能够分别作为NAND闪存储存单元的源极和漏极；另一方面，源极层517和所述漏极层在竖向上有不重叠的两个端部，从而保证后续形成的串源极5431和串漏极(未示出)能够分别仅与两者的其中之一连接，即保证形成相应的NAND闪存存储单元阵列结构。本实施例中，所述半导体衬底为硅衬底。在本发明的其它实施例中，所述半导体衬底也可以为锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或者它们的组合形成的衬底，或者为绝缘体上硅衬底，或者为本领域技术人员公知的其他合适的半导体材料衬底。本实施例中，形成所述鳍部的步骤可以包括：在所述半导体衬底上形成第一重掺杂层；在所述第一重掺杂层上形成所述沟道层；在所述沟道层上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、所述沟道层、第一重掺杂层和所述半导体衬底，直至形成所述鳍部。在形成所述鳍部之后，所述硬掩膜层可以被去除，也可以保留。本实施例中，所述第一重掺杂层和第二重掺杂层的掺杂类型可以为N型，在其它实施例中，所述第一重掺杂层和第二重掺杂层的掺杂类型也可以为P型。在上述鳍部的形成过程中，所述第一重掺杂层和第二重掺杂层分别为源极层517和所述漏极层的其中之一，并且两者不同。即在本发明的其它实施例中，源极层517和所述漏极层的位置可以对换。在上述鳍部的形成过程中，可以同时形成上述所述第一介电结构和所述第二介电结构。在上述鳍部的形成过程中，所述沟道层可以为本征半导体层，例如本征硅材料层，也可以包括对所述沟道层进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3，并且所述轻掺杂注入的原子的导电类型与源极层517和所述漏极层的导电类型相反。即当源极层517和所述漏极层为N型掺杂时，所述沟道层掺杂的为P型原子。在上述鳍部的形成过程中，可以采用外延生长方法或者气相沉积法形成所述第二重掺杂层。需要说明的是，在其它实施例中，形成所述鳍部的步骤还可以为包括以下步骤：对所述半导体衬底进行掺杂以形成第一重掺杂层；在所述第一重掺杂层上形成所述沟道层；在所述沟道层上形成第二重掺杂层；在所述第二重掺杂层上形成图案化的硬掩膜层；以所述图案化的硬掩膜层为掩模，刻蚀所述第二重掺杂层、所述沟道层、第一重掺杂层和所述半导体衬底，直至形成所述鳍部。其中，所述第一重掺杂层和第二重掺杂层分别为源极层517和所述漏极层的其中之一，并且两者不同。同样的，在所述鳍部的形成过程中，可以采用外延生长方法或者气相沉积法形成所述第二重掺杂层，可以对所述沟道层进行轻掺杂，所述轻掺杂注入的原子浓度为10E17atom/cm3。请继续参考图18，在所述鳍部长度所在方向上形成隧穿介质层531，隧穿介质层531覆盖在部分所述鳍部的顶部和两侧。形成电荷陷阱层533，电荷陷阱层533覆盖在隧穿介质层531的顶部和两侧。形成栅介质层535，栅介质层535覆盖在电荷陷阱层533的顶部和两侧。形成栅极537，栅极537覆盖在所述栅介质层535的顶部和两侧(栅极537可结合参考图17中的栅极437)。本实施例中，形成栅极537、栅介质层535、电荷陷阱层533和隧穿介质层531的过程可以为：暴露所述鳍部表面，以在整个所述鳍部表面形成栅介质层535、电荷陷阱层533和隧穿介质层531，以及位于所述栅介质层535上的栅材料层，然后刻蚀所述栅材料层，直至形成间隔排布的多个栅极537，而栅介质层535为整层结构对应不同的栅极537，同样的电荷陷阱层533为整层结构对应不同的栅极537，隧穿介质层531为整层结构对应不同的栅极537。需要特别说明的是，由于电荷陷阱层只需形成在存储单元区域，因此，在上述刻蚀过程中，还包括进一步刻蚀去除外围器件区域中的电荷陷阱材料层。本实施例中，电荷陷阱层533的材料可以为氮化硅。采用氮化硅作为电荷陷阱层533时，当相应的电荷进入陷阱层之后，不易发生移动，因此，相应的数据稳定，并且也保护了不同的栅极537可以对应采用一层整体结构的电荷陷阱层533。本实施例中，隧穿介质层531和栅介质层535的材料均可以为氧化硅。此时隧穿介质层531、电荷陷阱层533和栅介质层535组成ONO叠层结构。本实施例中，栅极537的材料可以为多晶硅或者金属。当栅极537的材料为金属时，相应的栅介质层535可以为高K介质材料制作而成。请继续参考图18，在所述鳍部的两端外延生长碳化硅或者锗硅作为串源极5431和所述串漏极，图18中仅显了所述NAND闪存存储单元阵列结构的一部分，并且是示出了具有串源极5431的部分，而具有串漏极的部分未示出。但是，在俯视剖面结构上，具有所述串漏极的部分基本与具有串源极5431的部分对称。本实施例中，串源极5431和所述串漏极的形成步骤可以包括：在所述鳍部的两端外延生长碳化硅或者锗硅，所述碳化硅或者锗硅作为所述串源极5431和所述串漏极。在外延生长串源极5431和所述串漏极的过程中，可以对所述碳化硅或者锗硅进行原位掺杂，从而提高串源极5431和所述串漏极的导电性能。轻掺杂的碳化硅或者锗硅的导电率更高，做出来的串源极5431和所述串漏极寄生电阻更小。本实施例中，在所述鳍部长度所在方向上，串源极5431和所述串漏极形成在隧穿介质层531两边，即隧穿介质层531形成在串源极5431和所述串漏极之间，亦即栅极537位于串源极5431和所述串漏极之间，而栅极537与相应的源极层517、所述沟道层、所述漏极层、隧穿介质层531、电荷陷阱层533和栅介质层535构成NAND闪存存储单元，因此，也就是说，所述NAND闪存存储单元位于串源极5431和所述串漏极之间。本实施例中，串源极5431生长在源极层517两侧面，因此串源极5431与源极层517电连接。同时，串源极5431并不生长在所述漏极层侧面，而是生长在上述第二介电结构侧面，因此，串源极5431与所述漏极层之间相互绝缘。同样的，所述串漏极生长在所述漏极层两侧面，因此所述串漏极与所述漏极层电连接。同时，所述串漏极并不生长在源极层517侧面，而是生长在上述所述第一介电结构侧面，因此，所述串漏极与源极层517之间相互绝缘。本实施例中，不必进行轻掺杂漏注入工艺，即不必形成轻掺杂源区和轻掺杂漏区，从而节省工艺步骤，节省工艺成本。请继续参考图18，与前述实施例不同的是，本实施例中，在所述鳍部长度所在方向上，串源极5431和各栅极537之间还制作有源选择晶体管560。源选择晶体管560同样形成在所述鳍部上，并且源选择晶体管560以所述源极层517的其中一部分为沟道区561，即源极层517中有部分区域作为源选择晶体管560的沟道区561，如图18所示。具体沟道区561的形成过程可以为：在对所述鳍部进行掺杂形成源极层517时，采用掩膜层保护在沟道区561上方，从而防止此区域进行掺杂，而保留为本征半导体结构(例如为本征硅结构)。并且，之后还可以对此区域进行与源极层517掺杂类型相反的轻掺杂。例如当源极层517进行的是N型重掺杂时，可以对沟道区561进行P型轻掺杂。源选择晶体管560中，沟道区561两侧被栅介质层563覆盖。本实施例中，栅介质层563既可以是在隧穿介质层531和栅介质层535时，保留在沟道区561两侧的叠层结构，也可以是单独在沟道区561两侧制作的单层结构。源选择晶体管560中，栅介质层563被栅极565覆盖，并且栅极565包围覆盖在沟道区561两侧(栅极565可结合参考图17中的栅极437)图中虽未示出，但本实施例后续还可以继续在串源极5431、所述串漏极和栅极537上形成金属硅化物(未示出)，并形成接触插塞(未示出)连接各金属硅化物，并且同时连接栅极537。在所述鳍部长度所在方向上，由于源选择晶体管560制作在串源极5431和栅极537之间，即源选择晶体管560制作在串源极5431和各NAND闪存存储单元之间，因此，源选择晶体管560可以控制串源极5431与各NAND闪存存储单元之间是否导通。本实施例中，形成了多个栅极537(例如4个、8个、16个或者32个栅极)，对应的构成多个NAND闪存存储单元。此多个NAND闪存存储单元与串源极5431、所述串漏极以及源选择晶体管560形成NAND闪存存储单元阵列结构。需要说明的是，在本发明的其它实施例中，在所述鳍部长度所在方向上，且在所述串漏极与所述栅极之间，还可以形成有漏选择晶体管，并且所述漏选择晶体管也采用所述漏极层的其中一部分为沟道区，即所述漏选择晶体管制作在所述串漏极和各NAND闪存存储单元之间，因此，所述漏选择晶体管可以控制串漏极与各NAND闪存存储单元之间是否导通。本实施例所提供的NAND闪存存储单元阵列结构的形成方法中，在所提供的所述半导体衬底上形成了鳍部，所述鳍部包括在竖向上从上到下层叠的源极层517、所述沟道层、所述漏极层和半导体层511，然后形成由隧穿介质层531、电荷陷阱层533和栅介质层535组成的叠层结构覆盖在所述鳍部的顶部和两侧，再形成栅极537覆盖所述叠层结构，从而形成了NAND闪存存储单元。在整个形成过程中，省略了形成多晶硅浮栅时的光刻和刻蚀工艺，简化工艺步骤。所形成的NAND闪存存储单元由源极层517作为源极，沟道区形成在所述沟道层中，由所述漏极层作为漏极，因此，尺寸可以大幅缩小。所形成的NAND闪存存储单元中，各存储单元的工作电流方向是并联工作，即载流子均是从源极层517向所述漏极层移动，因此，在读取数据过程中，那些容易发生的热载流子注入的漏极层区域和相邻存储单元的电荷陷阱层区域距离较远，并且电场的方向是通常由源极层317到漏极层313，阻止了热载流子注入相邻存储单元电荷陷阱层区域，从而从器件结构上解决了存储单元读取干扰的问题。本实施例所提供的NAND闪存存储单元阵列结构的形成方法中，在形成了上述NAND闪存存储单元之后，又继续在所述鳍部的两端形成了串源极5431和所述串漏极，从而形成存储单元阵列结构。所述阵列结构的尺寸同样可以大幅缩小，并且存储单元阵列结构的性能提高。本发明实施例还提供了一种NAND闪存存储单元。所述NAND闪存存储单元可以采用前述实施例所提供的形成方法形成(即前述形成方法在形成NAND闪存存储单元阵列结构时，所述NAND闪存存储单元阵列结构包括了NAND闪存存储单元，因此所述形成方法同时也形成了NAND闪存存储单元)，因此，所述NAND闪存存储单元可参考前述实施例相应内容，可以结合参考图18。具体的，图18示出了所述NAND闪存存储单元的立体结构。所述NAND闪存存储单元包括所述半导体衬底和位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层517、所述沟道层和所述漏极层，所述沟道层位于源极层517和所述漏极层中间。隧穿介质层531，覆盖在部分鳍部的顶部和两侧；电荷陷阱层533，覆盖在隧穿介质层531的顶部和两侧；栅介质层535，覆盖在电荷陷阱层533的顶部和两侧；栅极537，覆盖在栅介质层的顶部和两侧。本实施例中，所述沟道层的厚度范围可以为50nm～70nm。在本实施例所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直所述沟道层的厚度流动，如果所述沟道层的厚度小于50nm，则很难通过栅极537关断相应的沟道电流；另一方面，如果所述沟道层的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。本实施例中，电荷陷阱层533的厚度范围可以为15nm～50nm。电荷陷阱层533作为NAND闪存存储单元存储数据时的数据电荷存储位置，一方面需要有足够的厚度以保证数据电荷能够存储在其中，另一方面，其厚度需要较小，以方便后续栅极537的形成和控制。本实施例中，源极层517和所述漏极层和厚度范围均可以为20nm～100nm，这是从结构上考虑的结果，如果源极层517和所述漏极层厚度太小，小于20nm，则电流通过能力太低，而如果源极层517和所述漏极层厚度太大，大于100nm，此时所述鳍部的高度太大，难以形成，即使形成了也易出现可靠性问题。本实施例中，每个存储单元虽然有独立的源极和漏极，但是一个位线上的存储单元的源极和漏极都是串联的，所以依然是NAND闪存，它依旧保持了NAND闪存存储密度高和存储数据先读出后运行的特点。此外，本实施例所提供的存储单元具有很好的工艺尺寸持续缩小能力。同时，每个存储单元都是一个具有双栅极的器件(栅极537同时覆盖在所述沟道层的两侧)，具有较小的关断电流。并且，所述存储单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。本发明实施例还提供了一种NAND闪存存储单元阵列结构。所述NAND闪存存储单元阵列结构可以采用图18对应的形成方法实施例形成，因此，所述NAND闪存存储单元阵列结构可参考前述实施例相应内容，可以结合参考图18。具体的，图18示出了所述NAND闪存存储单元阵列结构的立体结构。所述NAND闪存存储单元阵列结构包括所述半导体衬底和位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层517、所述沟道层和所述漏极层，所述沟道层位于源极层517和所述漏极层中间。隧穿介质层531，覆盖在部分鳍部的顶部和两侧；电荷陷阱层533，覆盖在隧穿介质层531的顶部和两侧；栅介质层535，覆盖在电荷陷阱层533的顶部和两侧；栅极537，覆盖在栅介质层535的顶部和两侧。此外，所述NAND闪存存储单元阵列结构还包括连接源极层517的串源极5431和连接所述漏极层的所述串漏极。本实施例中，所述沟道层的厚度范围可以为50nm～70nm。在本实施例所提供的NAND闪存存储单元中，一方面，由于所述NAND闪存存储单元的电流垂直所述沟道层的厚度流动，如果所述沟道层的厚度小于50nm，则很难通过栅极537关断相应的沟道电流；另一方面，如果所述沟道层的厚度大于70nm，相应的沟道电阻增大，电流太小，同样影响NAND闪存存储单元的性能。本实施例中，电荷陷阱层533的厚度范围可以为15nm～50nm。电荷陷阱层533作为NAND闪存存储单元存储数据时的数据电荷存储位置，一方面需要有足够的厚度以保证数据电荷能够存储在其中，另一方面，其厚度需要较小，以方便后续栅极537的形成和控制。本实施例中，源极层517和所述漏极层和厚度范围均可以为20nm～100nm，这是从结构上考虑的结果，如果源极层517和所述漏极层厚度太小，小于20nm，则电流通过能力太低，而如果源极层517和所述漏极层厚度太大，大于100nm，此时所述鳍部的高度太大，难以形成，即使形成了也易出现可靠性问题。本实施例中，在所述鳍部长度所在方向上，隧穿介质层531位于串源极5431和所述串漏极之间，即栅极537位于串源极5431和所述串漏极之间，亦即所述NAND闪存存储单元位于串源极5431和所述串漏极之间。本实施例中，串源极5431和所述串漏极的材料可以为碳化硅或者锗硅，并且碳化硅或者锗硅可以具有轻掺杂。本实施例中，每个存储单元虽然有独立的源极和漏极，但是一个位线上的存储单元的源极和漏极都是串联(因为作为各源极的源极层517为连续结构，作为各漏极的所述漏极层也为连续结构)的，所以依然是NAND闪存，它依旧保持了NAND闪存存储密度高和存储数据先读出后运行的特点。此外，本实施例所提供的存储单元具有很好的工艺尺寸持续缩小能力。同时，每个存储单元都是一个具有双栅极的器件，具有较小的关断电流。并且，所述存储单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。