芯片级封装共模滤波器及保护器件与半导体构件的制作方法
【专利摘要】本实用新型涉及芯片级封装共模滤波器及保护器件与半导体构件。由本实用新型解决的一个技术问题是提供包含与保护器件单片集成的共模滤波器的半导体构件。具有至少5Ω·cm的电阻率的半导体材料被提供。保护器件由该半导体材料的一部分形成，并且介电材料被形成于半导体材料之上。线圈被形成于介电材料之上。本实用新型的一个有利效果是：ESD保护器件能够由低电阻率的基板制成，并且共模滤波器能够与ESD保护器件进行单片集成。
【专利说明】芯片级封装共模滤波器及保护器件与半导体构件
【技术领域】
[0001]本实用新型一般地涉及半导体构件，并且更特别地涉及在半导体构件内的信号传输。
【背景技术】
[0002]在通信系统内的传输协议可以包括单端信号、差分信号或者单端信号和差分信号的组合的使用。例如，单端信号和差分信号适合用于采用低速数据传输的便携式通信系统中。但是，在采用高速数据传输的通信系统中，由于差分信号的抗噪性能，因而最好是使用差分信号。这些类型的系统包括移动电子器件，例如，智能电话、平板电脑、计算机以及包含通用串行总线(USB)应用的系统。除了抗噪性外，最好还包括对能够破坏这些系统的大的暂态电压和电流尖峰的防护。典型地，噪声滤波器(也称为共模滤波器(CMF))以及静电释放(ESD)保护电路连同通信系统的其他电路一起被安装于印刷电路板(PCB)，分别用于降低在差分信号线上的共模噪声以及抑制大的暂态电尖峰。元件的这种配置会占用PCB上的大幅面积，这在移动电子器件中是不利的。ESD保护电路由低电阻率的基板制成，以适应在ESD事件期间所遇到的高电流。由于存在会降低滤波性能的涡流，因而在低电阻率的基板上制造诸如电感线圈之类的滤波元件是不可取的。
[0003]因此，将会是有利的是拥有用于制造可提供对大的电瞬变的防护且可提供噪声过滤的半导体构件的结构和方法。将会是更有利的是该结构和方法实现起来是有成本效益的。
【发明内容】
[0004]待由本实用新型解决的一个技术问题是提供对大的电瞬变的防护以及提供噪声过滤。
[0005]根据本实用新型的一个方面，本发明提供了配置为芯片级封装的单片集成的共模滤波器及保护器件，其特征在于包含:具有至少5Ω.cm的电阻率的半导体材料；由半导体材料形成的保护器件；在半导体材料之上的第一材料层，第一材料层具有以第一导电材料填充的开口 ；以及在第一材料层之上的第一线圈。
[0006]在一种实施例中，单片集成的共模滤波器及保护器件包含:在第一材料层之上的具有以第二导电材料填充的开口的第二材料层；以及在第二材料层之上的第二线圈。
[0007]根据本实用新型的一个方面，本发明提供了一种半导体构件，其特征在于包括:具有至少5Ω._的电阻率的半导体材料；由所述半导体材料形成的保护器件；以及在所述半导体材料之上且与其单片集成的共模滤波器。
[0008]在一种实施例中，还包括在所述半导体材料内的第一导电类型的掺杂区。
[0009]在一种实施例中，其中所述保护器件包括为所述第一导电类型的所述掺杂区。
[0010]在一种实施例中，其中所述保护器件包括静电释放保护器件。
[0011]在一种实施例中，其中所述静电释放保护器件包括由所述半导体材料形成的第一及第二二极管。
[0012]在一种实施例中，其中所述半导体材料具有至少500 Ω.cm的电阻率。
[0013]在一种实施例中，还包括:在介电材料层之上的第一材料层；以及在所述第一材料层之上的第一导电线圈结构。
[0014]在一种实施例中，其中所述第一材料层是感光材料。
[0015]在一种实施例中，其中所述共模滤波器还包括:在所述导电线圈结构之上且在所述第一材料层的一部分之上的第二材料层；以及在所述第二材料层之上的第二导电线圈结构。
[0016]在一种实施例中，其中所述共模滤波器还包括:在所述第二导电线圈结构之上且在所述第二材料层的一部分之上的第三材料层；以及配置于所述第三材料层内的导电结构。
[0017]在一种实施例中，其中所述第一、第二及第三材料层是感光材料。
[0018]在一种实施例中，还包括形成为与配置于所述第三材料层内的所述导电结构接触的焊球。
[0019]根据本实用新型的一个方面，本发明提供了一种包含与保护器件单片集成的共模滤波器的芯片级封装，其特征在于包括:具有至少5Ω.cm的电阻率的半导体材料；在所述半导体材料内的第一导电类型的第一掺杂区；其中所述保护器件包含所述第一掺杂区；并且所述共模滤波器被配置于所述半导体材料之上。
[0020]在一种实施例中，其中所述保护器件具有小于1pF的电容。
[0021]在一种实施例中，还包括到所述半导体材料的至少一个触头，并且其中所述共模滤波器包括:在所述半导体材料及所述至少一个触头之上的第一感光材料层；在所述第一感光材料层之上的第二感光材料层，配置于所述第二感光材料层内的第一螺旋形导电结构；在所述第二感光材料层之上且在所述第一螺旋形导电结构之上的第三感光材料层；配置于所述第三感光材料层内的第二螺旋形导电结构；以及用于使所述第一螺旋形导电材料与所述第二螺旋形导电材料电耦接的导电材料。
[0022]本实用新型能够用于电子器件。本实用新型的一个有利效果是:用于防护大的电瞬变的且用于提供噪声过滤的电路和方法被实现。
【专利附图】
【附图说明】
[0023]本实用新型根据关于下面集合附图进行的详细描述的阅读将会更好理解，在附图中相同的附图标记指示相同的元件，并且在附图中:
[0024]图1是包含根据本实用新型的一种实施例的与保护器件单片集成的共模滤波器的半导体构件的电路原理图；
[0025]图2是根据本实用新型的一种实施例的可以包含图1的半导体构件10的芯片级封装(CSP)的布局图；
[0026]图3是沿图2的剖面线3-3截取的图2的CSP的一部分的截面图；
[0027]图4是沿图2的剖面线4-4截取的图2的CSP的一部分的截面图；
[0028]图5是根据本实用新型的另一种实施例的可以包含图1的半导体构件10的CSP的布局图；
[0029]图6是沿图5的剖面线6-6截取的CSP的一部分的截面图；
[0030]图7是沿图5的剖面线7-7截取的CSP的一部分的截面图；
[0031]图8是根据本实用新型的一种实施例的半导体构件在制造的初期阶段的截面图；
[0032]图9是图8的半导体构件在随后制造阶段的截面图；
[0033]图10是图9的半导体构件在随后制造阶段的截面图；
[0034]图11是图10的半导体构件在随后制造阶段的截面图；
[0035]图12是图11的半导体构件在随后制造阶段的截面图；
[0036]图13是图12的半导体构件在随后制造阶段的截面图；
[0037]图14是图13的半导体构件在随后制造阶段的截面图；
[0038]图15是图14的半导体构件在随后制造阶段的截面图；
[0039]图16是图15的半导体构件在随后制造阶段的截面图；
[0040]图17是图16的半导体构件在随后制造阶段的截面图；
[0041]图18是图17的半导体结构在随后制造阶段的截面图；
[0042]图19是图18的半导体构件在随后制造阶段的截面图；
[0043]图20是图19的半导体构件在随后制造阶段的截面图；
[0044]图21是图20的半导体构件在随后制造阶段的截面图；
[0045]图22是图21的半导体构件在随后制造阶段的截面图；
[0046]图23是图22的半导体构件在随后制造阶段的截面图；
[0047]图24是用于制造图23的半导体构件的线圈图形的顶视图；
[0048]图25是图23的半导体构件在随后制造阶段的截面图；
[0049]图26是图25的半导体构件在随后制造阶段的截面图；
[0050]图27是图26的半导体构件在随后制造阶段的截面图；
[0051]图28是用于制造图27的半导体构件的线圈图形的顶视图；
[0052]图29是图28的半导体构件在随后制造阶段的截面图；
[0053]图30是图29的半导体构件在随后制造阶段的截面图；
[0054]图31是图30的半导体构件在随后制造阶段的截面图；以及
[0055]图32是图31的半导体构件在随后制造阶段的截面图。
【具体实施方式】
[0056]为了图示的简单性和清晰性，图中的元件并不一定是等比例的，并且在不同附图中的相同附图标记指示相同的元件。另外，有关熟知的步骤及元件的描述和细节为了描述的简单性起见而予以省略。如同本文所使用的，载流电极意指器件中用于将电流传送通过该器件的元件，例如，MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极或者二极管的阴极或阳极，而控制电极意指器件中用于控制穿过该器件的电流的元件，例如，MOS晶体管的栅极或者双极型晶体管的基极。尽管器件在本文被解释为一定的N沟道或P沟道器件，或者一定的N型或P型掺杂区，但是本领域技术人员应当意识到，根据本实用新型的实施例，互补型器件同样是可能的。本领域技术人员应当意识到，本文所使用的单词“在…期间”、“在…的同时”以及“当…时”并非意指动作在开始动作发生时立即发生的精确性术语，而是可以在初始动作与其所引起的反应之间存在略微小的但又合理的延迟，例如，传播延迟。单词“近似”、“大约”或“基本上”的使用意指:元件的值具有预料将会非常接近于所规定的值或位置的参数。但是，如同本【技术领域】所熟知的，总是存在妨碍值或位置正好为所规定的值或位置的较小变化。在本【技术领域】中已十分确定:高达至少百分之十(10% )(对于半导体掺杂浓度为高达百分之二十(20%))的变化是相对于所精确描述的理想目标的合理变化。
[0057]一般地，本实用新型提供了包含与保护器件单片集成的共模滤波器的半导体构件以及用于制造该半导体构件的方法，其中半导体构件适合用于芯片级封装(CSP)。保护器件可以称为保护结构。根据实施例，方法被提供用于将共模滤波器与保护器件单片集成。提供具有至少5 Ω.Cm的电阻率的半导体材料，保护器件由该半导体材料的一部分形成并且共模滤波器与保护器件单片集成在一起。高电阻率的基板降低了基板所致的高频损耗并且有助于降低涡流。保护器件可以具有小于大约5pF的电容。半导体基板的一部分的电阻率被降低为比基板的本体的电阻率小至少一个数量级。具有小于大约5pF的总电容的保护器件(例如，静电释放(ESD)保护器件)能够在基板中具有较低电阻率的那部分(即，具有比基板的本体小的至少一个数量级的电阻率的部分)内制造。一般地，当被制造于具有大于大约0.01 Ω.cm的电阻率的半导体材料内时，ESD保护器件不能提供足够的保护，因为响应于ESD事件而流动的电流会流过基板。
[0058]根据本实用新型的实施例，共模滤波器的线圈能够使用一个或多个厚的聚酰亚胺层(例如，具有大于大约3微米(μπι)的厚度的聚酰亚胺层)来单片集成于ESD器件上方的不同垂直层面。厚的聚酰亚胺层会降低电容并且阻止不同导电层上的线圈短接在一起。厚的聚酰亚胺同样会降低涡流。
[0059]根据另一种实施例，用于将ESD保护器件与共模滤波器单片集成在一起的方法包括:降低高电阻率基板的一部分的电阻率，并且在基板中具有较低电阻率的那部分内制造ESD保护器件。共模滤波器可以被制造于ESD保护器件上方。
[0060]根据另一种实施例，半导体基板的一部分的电阻率被降低至少一个数量级，并且保护器件被制造于半导体基板中具有降低的电阻率的那部分内。一种材料被形成于半导体基板之上，并且共模滤波器的线圈被制造于该材料之上。
[0061]图1是根据本实用新型的一种实施例的包含与保护器件14单片集成于半导体材料之上的共模滤波器(CMF) 12的半导体构件10的电路原理图。图1所示的是包含成差分配置的线圈16和18的共模滤波器12。线圈16具有分别形成差分输入和差分输出的一部分的输入IN+和输出OUT+。线圈18具有分别形成差分输入和差分输出的一部分的输入IN-和输出OUT-。输入IN+和IN-形成差分输入，而输出OUT+和OUT-形成差分输出。点20和22指示线圈16和18的磁耦合。举例来说，保护器件14包含与线圈16的输入端子IN+连接的保护模块24以及与线圈18的输入端子IN-连接的保护模块26。保护模块24包含一对二极管28和30以及齐纳二极管32。二极管28的阴极与齐纳二极管32的阴极连接，而二极管30的阳极与齐纳二极管32的阳极连接。二极管30和32的阳极被耦接用于接收工作电位(例如，工作电位Vss)的来源。举例来说，工作电位Vss是地电位。二极管28和30的阳极和阴极分别共同连接在一起，并且连接至线圈16的输入端子IN+。二极管28和30可以称为转向二极管，其中二极管28也可以称为顶部二极管或上二极管，而二极管30也可以称为底部二极管或下二极管。
[0062]保护模块26包含一对二极管34和36以及齐纳二极管38。二极管34的阴极与齐纳二极管38的阴极连接，而二极管36的阳极与齐纳二极管38的阳极连接。二极管36和38的阳极被耦接用于接收工作电位(例如，工作电位Vss)的来源。二极管34和36的阳极和阴极分别共同连接在一起，并连接至线圈18的输入端子IN-。二极管34和36可以称为转向二极管，其中二极管34可以称为上二极管或顶部二极管，而二极管36可以称为下二极管或底部二极管。应当注意，齐纳二极管32和38可以由参照图15来描述的掺杂区176、188和190实现，上二极管28和34可以由参照图19来描述的掺杂区134、180和202以及P阱118A的一部分实现，而下二极管30和36可以由参照图19来描述的掺杂区132、178和200以及P阱128的一部分实现。
[0063]图2是芯片级封装(CSP) 40的布局图，该芯片级封装(CSP) 40可以包含由具有相对侧面46和47以及相对侧面48和49的半导体芯片44形成的半导体构件10。应当注意，根据实施例，芯片级封装包含具有凸点下金属(UBM)焊盘以及安装于每个UBM焊盘的单独焊球的半导体芯片。芯片级封装40包含:在半导体芯片44的外围部分附近的CMF12的线圈16和18，在半导体芯片44的中心部分内的转向二极管28和30以及转向二极管34和36，在半导体芯片44的侧面46附近的线圈16和18的一部分之下的齐纳二极管32，以及在半导体芯片44的侧面47附近的线圈16和18的一部分之下的齐纳二极管38。应当注意，线圈16和18被定位于彼此间不同的垂直层面上,并且线圈18可以在线圈16之上,如图3和4所示。
[0064]简要参照图3，图中示出了沿图2的剖面线3-3截取的线圈16和18的截面图。线圈18覆盖于线圈16之上。线圈16具有高度h16、宽度W16和间距S16，而线圈18具有高度h18、宽度W18和间距s18。尺寸h16、W16> s16、h18、W18和S18被选择以使线圈元件之间的磁I禹合最大化，降低线圈16和18的直流(DC)电阻，并且降低对半导体材料12的以及对铝导电层的电容。更特别地，间距尺寸S16和S18被选择以降低，并且优选地最小化，由线圈16和18占用的面积，并且高度和宽度尺寸h16、h18、w16和W18被选择以降低DC电阻。另外，还使宽度尺寸W16和W18变小以降低，并且优选地最小化，电容。为了增大，并且优选地为了最大化磁率禹合，线圈16的边缘或侧壁与相应的线圈18的边缘或侧壁垂直对齐。例如,边缘16A与相应的边缘18A对齐，而边缘16B与相应的边缘18B对齐。尽管线圈18被示为完全覆盖于线圈16之上，S卩，线圈16的边缘与线圈18的相应边缘对齐，但是并不限制于此。例如，线圈18的边缘可以位于线圈16中在线圈16的相邻边缘之间的一部分之上。
[0065]简要参照图4，图中示出了沿图2的剖面线4-4截取的线圈16和18的截面图。如上所述，线圈16具有高度h16、宽度W16和间距S16，而线圈18具有高度h18、宽度W18和间距Slgo尽管，线圈18被示为完全覆盖于线圈16之上，S卩，线圈16的边缘与线圈18的相应边缘对齐，但是并不限制于此。例如，线圈18的边缘可以位于线圈16中在线圈16的相邻边缘之间的一部分之上。
[0066]再次参照图2，半导体构件10还包含焊球可以与其耦接的UBM焊盘50、51、52、53、54和55。举例来说，UBM焊盘50用作用于输入IN+的UBM层，UBM焊盘51用作用于输出OUT+的UBM层，UBM焊盘52用作用于输入IN-的UBM层，UBM焊盘53用作用于输出OUT-的UBM层；UBM焊盘54用作用于与能够用来给与该端子电连接的电路提供ESD保护的ESD保护器件连接的输入端子的UBM层，并且UBM焊盘55用作被配置为与电位Vss耦接的UBM层，该电位Vss可以是例如地电位。应当注意，转向二极管(例如，转向二极管28、30、34和36)可以被定位于相应的UBM焊盘之下。
[0067]现在参照图5，图中示出了 CSP60的布局，该CSP60可以包含由具有相对侧面66和67以及相对侧面68和69的半导体芯片64形成的半导体构件10。CSP60包含在半导体芯片64的外围部分附近的CMF12的线圈70和72，由线圈70和72包围的UBM焊盘71、73、74,75和76，以及与UBM焊盘71和73横向相邻的且横向位于它们之间的齐纳二极管77和78。二极管(例如，转向二极管28、30、34和36)可以被定位于相应的UBM焊盘74和76之下。应当注意，线圈70和72被定位于彼此间不同的垂直层面上，并且线圈72可以位于线圈70之上，如图6和7所示。
[0068]简要参照图6，图中示出了沿图5的剖面线6-6截取的线圈70和72的截面图。线圈72覆盖于线圈70之上。线圈70具有高度h7(l、宽度W7tl和间距s70，而线圈72具有高度hra、宽度W72和间距s72。尺寸h7(l、w7(l、s7(l、h72、W72和S72被选择以使线圈元件之间的磁稱合最大化，降低线圈70和72的DC电阻，并且降低对半导体材料12的以及对铝导电层的电容。更特别地，间距尺寸S7tl和S72被选择以降低，并且优选地最小化，由线圈70和72占用的面积，并且高度和宽度尺寸h7(l、h72、W70和W72被选择以降低DC电阻。另外,还使宽度尺寸w7(l和W72变小以降低，并且优选地最小化，电容。为了增大，并且优选地最大化磁耦合，线圈70的边缘或侧壁与相应的线圈72的边缘或侧壁垂直对齐。例如,边缘70A与相应的边缘72A对齐，并且边缘70B与相应的边缘72B对齐。尽管线圈72被示为完全覆盖于线圈70之上，即，线圈70的边缘与线圈72的相应边缘对齐，但是并不限制于此。例如，线圈72的边缘可以位于线圈70中在线圈70的相邻边缘之间的部分之上。
[0069]简要参照图7，图中示出了沿图5的剖面线7-7截取的线圈70和72的截面图。如上所述，线圈70具有高度h7(l、宽度W7tl和间距s70，而线圈72具有高度h72、宽度W72和间距S720尽管线圈72被示为完全覆盖于线圈70之上，即，线圈72的边缘与线圈70的相应边缘对齐，但是并不限制于此。例如，线圈72的边缘可以位于线圈70中在线圈70的相邻边缘之间的部分之上。
[0070]图8是根据本实用新型的一种实施例的在制造期间半导体构件100的一部分(例如，与保护器件单片集成于半导体材料之上的共模滤波器)的截面图。图8所示的是具有相对表面104和106的半导体材料102。表面104也称为前表面或上表面，而表面106也称为背表面或下表面。根据本实施例，半导体材料102包括以P型导电性的杂质材料掺杂的半导体基板，并且具有至少大约5 Ω * cm(Q-cm)的电阻率。优选地，基板102的电阻率为100 Ω-cm。更优选地，基板102的电阻率为500 Ω-cm或更大，g卩，至少500 Ω-cm，并且还要优选地，基板102的电阻率为1，000 Ω-cm或更大，g卩，至少Ι,ΟΟΟΩ-cm。基板102的合适材料包括硅、化合物半导体材料(例如，氮化镓、砷化镓、磷化铟)、II1-V族的半导体材料、I1-VI族的半导体材料等。根据其他实施例，半导体材料102包含形成于半导体基板上的外延层，其中半导体基板是以P型杂质材料掺杂的硅并且具有至少100 Ω-cm的电阻率，并且外延层以P型导电性的杂质材料来掺杂并且具有至少100 Ω-cm的电阻率。应当注意，以N型掺杂物或杂质材料掺杂的区域或层被称为是N型导电性或N导电类型的，而以P型掺杂物或杂质材料掺杂的区域或层被称为是P型导电性或P导电类型的。
[0071]介电材料层108形成于半导体基板102上或者由其形成。根据本实用新型的一种实施例，介电层108的材料是具有大约1，000?大约10,000 A的厚度的二氧化硅。用于形成二氧化硅层108的技术是本领域技术人员所了解的。例如，二氧化硅层108可以通过氧化半导体基板102来形成，或者它可以是使用等离子体增强型化学气相沉积来形成的TEOS层。仍然参照图8，光刻胶层被图形化于介电层108之上，以形成具有掩蔽元件112的掩蔽结构110以及使介电层108部分露出的开口 114。
[0072]现在参照图9，介电层108中未受到掩蔽元件112保护的部分使用用于选择性地蚀刻介电层108的材料的湿式蚀刻剂来去除。举例来说，湿式蚀刻剂是缓冲氧化蚀刻剂。该蚀刻会保留介电层108的部分108A，并且使表面104部分露出。部分108A可以称为注入掩模，并且具有侧壁和表面。掩蔽元件112被去除，并且基板102被处理成HF倾角以去除可能已经形成于表面104的裸露部分上的氧化物。具有大约150?大约400人的厚度的焊盘氧化层116通过将半导体基板102放置于提供了大约900摄氏度(V )的环境温度的炉子之内来形成于表面104的裸露部分上。尽管焊盘氧化层116被示为形成于注入掩模108A的侧壁和表面上，但是本实用新型并不限制于此。用于形成焊盘氧化层116的过程可以是这样的，使得焊盘氧化层116没有形成于注入掩模108A上或者形成于注入掩模108A上的厚度是很小的。应当注意，焊盘氧化物可以称为屏蔽氧化物。
[0073]一个或多个P阱118通过将P型导电性的杂质材料注入基板102之内并且驱使杂质材料进入半导体材料102之内来形成于半导体基板102内。P阱118可以通过将杂质材料按照大约5 X 112?大约I X 1014atoms/cm2的剂量以及大约25?大约80keV的注入能量注入半导体基板102之内来形成。通过将半导体材料102放置于具有大约1，000?大约1，250°C的温度的惰性气氛环境内达大约2.5?大约3.5小时的时长而驱使杂质材料进入半导体材料102之内，并且半导体材料102被退火。举例来说，P阱118这样来形成:按照大约2X 1013atoms/cm2的剂量以及大约35keV的注入能量来注入P型杂质材料,并且在大约1，150°C的温度下的氮气气氛环境中达大约3小时以驱使掺杂物进入半导体材料102之内。合适的P型掺杂物或杂质材料包括硼、铟等。
[0074]现在参照图10，焊盘氧化层116被从表面104上去除，并且具有大约150?大约400 A的厚度的另一焊盘氧化层120使用例如所描述的用于形成焊盘氧化层116的技术来形成于表面104上或者由其形成。光刻胶层被图形化于注入掩模108A和焊盘氧化层120之上，以形成具有掩蔽元件124的掩蔽结构122以及使焊盘氧化层120部分露出的开口126。N型导电性的掺杂区128被形成于P阱118内，而N型导电性的掺杂区130、132、134和136通过将N型导电性的杂质材料注入P阱118A之内来形成于P阱118A内。应当注意，P阱118A是多个P阱之一，并且为了清晰起见而已经将附图标记“A”附于附图标记“118”，即，制造将参照P阱118A来描述，但是应当理解，可以存在半导体器件被制造于其内的多个掺杂区118。掺杂区128-136可以通过按照大约3X1012?大约lX1013atoms/cm2的剂量以及大约75?大约125keV的注入能量将杂质材料注入P阱118之内来形成。掩蔽元件124被去除，并且通过将半导体基板102放置于大约950?大约1，250°C的温度下的惰性气氛环境中达大约30分钟至大约2小时的时长来驱使杂质材料进入P阱118之内，并且半导体基板102被退火。举例来说,掺杂区128-136这样来形成:按照大约4.3 X 1012atoms/cm2的剂量以及大约10keV的注入能量来注入N型杂质材料，并且在大约1，200°C的温度下的氮气气氛环境中达大约I小时以驱使掺杂物进入P阱118之内。掺杂区128-136可以称为N阱。合适的N型掺杂物或杂质材料包括磷、砷等。
[0075]现在参照图11，焊盘氧化层120和注入掩模108A使用例如湿法蚀刻来去除，并且具有大约150?大约750人的厚度的介电层140通过将半导体基板102放置于大约900°C的温度下的氧化气氛环境中形成于半导体基板102上或者由其形成。举例来说，介电层140是具有大约410人的厚度的氧化物。介电层140在其中介电层140的材料为氧化物的实施例中可以称为焊盘氧化物。具有大约1，000?大约3,000 A的厚度的层介电材料142被形成于焊盘氧化层140上。举例来说，介电层142是具有大约1,475人的厚度的氮化硅，并且使用低压化学气相沉积来形成。本实用新型并不限制于用于形成氮化硅层142的上述方法。
[0076]光刻胶层被图形化于氮化娃层142之上，以形成具有掩蔽兀件146的掩蔽结构144以及使氮化硅层142部分露出的开口 148。氮化硅层142的露出部分使用例如反应离子蚀刻来去除，以使焊盘氧化层140部分露出。
[0077]现在参照图12，掩蔽元件146被去除，并且光刻胶层被图形化于氮化硅层142和焊盘氧化层140的裸露部分之上，以形成具有掩蔽元件147的掩蔽结构145以及使焊盘氧化层140和氮化硅层142露出的开口 149。
[0078]P型导电性的掺杂区150、152和154通过将P型导电性的杂质材料注入P阱118A内而形成于P阱118A的一些部分内。掺杂区150-154可以通过按照大约5X1012?大约
3.5X1013atoms/cm2的剂量以及大约20?大约50keV的注入能量将杂质材料注入P阱118A之内来形成。举例来说，掺杂区150-154通过按照大约3X1013atoms/cm2的剂量以及大约35keV的注入能量来注入P型杂质材料而形成。半导体材料102被退火。掺杂区150-154可以称为沟道停止。合适的P型掺杂物或杂质材料包括硼、铟等。举例来说，掺杂区150与掺杂区132横向相邻,掺杂区152横向位于掺杂区132和134之间，并且掺杂区154横向位于掺杂区134和136之间。
[0079]现在参照图13，掩蔽元件147被去除，并且场氧化在大约950?大约1，250°C的温度下执行达大约I?大约5小时的时长。举例来说，场氧化在大约1，(KKTC下执行大约2小时，以形成具有大约9,500人的厚度的场氧化物结构156、158、160和162。根据一种实施例，掺杂区132邻接于场氧化物结构156和158并且横向位于它们之间，掺杂区134邻接于场氧化物结构158和162并且横向位于它们之间，并且场氧化物区域160延伸到掺杂区134之内。氮化硅层142使用可选择性地去除氮化硅的湿法蚀刻工艺来去除，而焊盘氧化层140使用可选择性地去除氧化物的湿法蚀刻工艺来去除。本实用新型并不限制于用于去除氮化硅层142和氧化层140的上述方法。
[0080]现在参照图14，通过将半导体基板102放置于大约900°C的温度下的氧化气氛环境中而使具有大约150?大约400人的厚度的介电层166形成于半导体基板102和场氧化物结构156-162上或者由它们形成。举例来说，介电层166是具有大约250 A的厚度的氧化物。应当注意，在场氧化物结构156-162之上的介电层166的厚度可以是很薄的，因而它并未被示出为形成于这些结构之上。在介电层166的材料为氧化物的实施例中，介电层166可以称为焊盘氧化层。光刻胶层被图形化于焊盘氧化层166之上，以形成具有掩蔽元件170的掩蔽结构168以及使焊盘氧化层166的在P阱118A之上的部分露出的开口 172。
[0081]通过N型导电性的杂质材料注入P阱118A之内，N型导电性的掺杂区176形成于掺杂区130的一部分和P阱118A内，并且N型导电性的掺杂区178和180分别形成于掺杂区132和134内。掺杂区176-180可以通过按照大约5 X 114?大约I X 1018atoms/cm2的剂量以及大约20?大约10keV的注入能量来注入杂质材料而形成。举例来说,掺杂区176-180通过按照大约6X 1015atoms/cm2的剂量以及大约65keV的注入能量来注入砷而形成。合适的N型掺杂物或杂质材料包括磷、砷等。
[0082]现在参照图15，掩蔽元件170被去除，并且光刻胶层被图形化于焊盘氧化层166之上以形成具有掩蔽元件184的掩蔽结构182以及使焊盘氧化层166部分露出的开口 186。通过将N型导电性的杂质材料注入掺杂区130和P阱118A内而分别在掺杂区130和P阱118A内形成N型导电性的掺杂区188和190。掺杂区188和190可以通过按照大约2.5X1012?大约5X 1014atoms/cm2的剂量以及大约20?大约10keV的注入能量来注入杂质材料而形成。举例来说，掺杂区188和190通过按照大约3.5X1013atoms/cm2的剂量以及大约60keV的注入能量来注入磷而形成。掺杂区188在掺杂区130之内，并且横向邻接于掺杂区176的侧面，而掺杂区190在P阱118A之内，并且在与掺杂区188同掺杂区176邻接的侧面相对的掺杂区176的侧面处横向邻接于掺杂区176。合适的N型掺杂物或杂质材料包括磷、砷等。掺杂区188和190形成了齐纳二极管的一部分。
[0083]现在参照图16，掩蔽元件184被去除，并且光刻胶层被图形化于焊盘氧化层166之上，以形成具有掩蔽元件194的掩蔽结构192以及使焊盘氧化层166部分露出的开口 196。通过将P型导电性的杂质材料注入掺杂区130和134及P阱118A之内而分别使P型导电性的掺杂区198,200和202形成于掺杂区130,P阱118A和掺杂区134之内。掺杂区198、200和202可以通过按照大约5 X 114?大约I X 1016atoms/cm2的剂量以及大约20?大约10keV的注入能量来注入杂质材料而形成。举例来说,掺杂区198、200和202通过按照大约5X 1015atoms/cm2的剂量以及大约50keV的注入能量来注入硼而形成。掺杂区198在掺杂区130之内，并且横向邻接于掺杂区188的侧面，掺杂区200在P阱118A之内，并且在掺杂区190的与掺杂区176同掺杂区190邻接的侧面相对的处横向邻接于掺杂区190，而掺杂区202在掺杂区134之内并且横向位于场氧化物结构158和160之间。合适的P型掺杂物或杂质材料包括硼、铟等。
[0084]现在参照图17，掩蔽元件194被去除且焊盘氧化层166被去除，并且介电材料层206形成于半导体基板102和场氧化物结构156-162上，介电材料层208形成于介电层206上，而介电材料层210形成于介电层208上。举例来说，介电层206通过氧化来形成，且具有大约100?大约500人的厚度，介电层208是通过等离子体增强型化学气相沉积来形成的未掺杂的硅玻璃，并且具有大约1，000?大约3,000人的厚度，而介电层210是通过等离子体增强型化学气相沉积形成的硼磷硅酸盐玻璃，并且具有大约5，000?大约10,000 A的厚度。举例来说，介电层206具有大约140 A的厚度，介电层208具有大约1,300 Λ的厚度，而介电层210具有大约6,000人的厚度。回流循环在大约900?大约1，ooo°c的温度下执行以使介电层210平坦化并激活掺杂区176、178、180、188、190、198、200和202的掺杂物。举例来说，回流循环处于大约950°C的温度下。应当注意，本实用新型并不限制于上述厚度以及用于形成介电层208、208和210的上述方法。
[0085]仍然参照图17，光刻胶层被图形化于介电层210之上，以形成具有掩蔽元件214的掩蔽结构212以及使介电层210部分露出的开口 216。介电层210的通过开口 216来裸露出的部分以及介电层208和206的未受掩蔽元件214保护的部分使用例如湿法蚀刻工艺来去除。去除介电层210、208和206的那些部分会使掺杂区176、178、180、198、200和202部分裸露出。
[0086]现在参照图18，掩蔽元件214被去除，并且难熔金属层(未示出)被沉积于介电层210以及掺杂区176、178、180、198、200和202的裸露部分之上。举例来说，难熔金属是具有大约100?大约1,000 Λ的厚度的钛。快速热退火被执行，其中难熔金属被加热至大约
500?大约700°C的温度。该热处理会促使钛与硅反应，以在钛与硅或多晶硅接触的所有区域内形成硅化钛。作为选择，难熔金属能够是氮化钛、钨、钴等。由快速热退火形成的硅化物用作阻挡层。
[0087]铝铜硅层220被形成于金属阻挡层(未示出)和介电层210之上。举例来说，铝铜硅层220被溅射到金属阻挡层和介电层210之上，并且具有大约I?大约4 μ m的厚度。作为选择，层220可以是铝、铝铜、铝硅等。光刻胶层被图形化于铝铜硅层220之上，以形成具有掩蔽元件224的掩蔽结构222以及使铝铜硅层220部分露出的开口 226。
[0088]现在参照图19，铝铜硅层220的裸露部分使用金属蚀刻工艺来去除，并且保留触头22(^、22(?、220(:、2200、22(^和220F。层220可以使用等离子体蚀刻或湿法蚀刻来蚀刻。触头220B用作齐纳二极管的阳极触头，而触头220C用作齐纳二极管的阴极触头。应当注意，掺杂区198用作齐纳二极管的阳极，而掺杂区176、188、190和118A合作形成齐纳二极管的阴极。触头220D形成转向二极管(例如，下二极管)的阳极触头，触头220E形成下二极管的阴极触头以及另一转向二极管(例如，上二极管)的阳极触头，而触头220F形成上二极管的阴极。掺杂区200和P阱118A的一部分形成下二极管的阳极，掺杂区132和178合作形成下二极管的阴极，掺杂区202形成上二极管的阳极，而掺杂区134和180形成上二极管的阴极。触头220A可以用作连接触头以构成在共模滤波器与其他电路元件之间的连接。应当注意，形成于P阱118A内的齐纳二极管、下二极管和上二极管合作形成保护结构，例如，ESD保护器件。
[0089]仍然参照图19，钝化层230被形成于电极220A-220F上以及于介电层210的裸露部分上。举例来说，钝化层230包括形成于氧化物层上的氮化硅层，其中氧化物层的厚度可以是大约5 kA,并且氮化物层的厚度可以是大约7 k人。作为选择，钝化层230可以包含单层氮化物或其他合适的介电材料。光刻胶层被图形化于钝化层230之上，以形成具有掩蔽元件234的掩蔽结构232以及使钝化层230部分露出的开口 236。
[0090]现在参照图20，钝化层230的通过开口 236露出的部分使用例如湿法蚀刻来去除。去除钝化层230的那些部分会使电极220A和220E部分露出。
[0091]现在参照图21，掩蔽元件234被去除，并且感光聚酰亚胺层240被形成于钝化层230以及触头220A和220E的裸露部分之上。举例来说，聚酰亚胺层240被配制为具有大约16 μ m的厚度，并且然后被旋涂以具有基本上平整的表面以及至少大约4 μ m的后固化厚度。作为选择，聚酰亚胺层240的后固化厚度可以是至少5 μ m，或者至少8 μ m，或者至少10 μ m。合适的感光聚酰亚胺材料包括由朝日公司以商标PMEL来销售的感光聚酰亚胺、朝日化工和杜邦电子的HDM聚合物涂层、聚苯并恶唑(PBO)、二苯并环丁烯(BCB)等。应当注意，层240并不限制于为感光聚酰亚胺，而是可以是使用光刻胶来图形化的非感光材料。
[0092]现在参照图22，聚酰亚胺层240在电极220A和220E的通过钝化层230内的开口而露出的部分之上的部分通过暴露于电磁辐射(随后是显影步骤)来去除。聚酰亚胺层240在暴露于电磁辐射的部分被去除之后被固化。聚酰亚胺层240的裸露部分的去除再次使电极220A和220E部分露出。
[0093]现在参照图23，具有大约1，500?大约2,500 A的厚度的粘合层242被形成于聚酰亚胺层240上以及于电极220A和220E的裸露部分上。用于粘合层242的合适材料包括钛钨、氮化钛、钛、钨、钼等。具有大约1，500?大约2,500人的厚度的铜籽晶层244被形成于粘合层242上。举例来说，层242和244各自具有大约2,000人的厚度。光刻胶层
246被形成于铜籽晶层244上。优选地，光刻胶层246的厚度被选择为比待在后续步骤中镀上的铜的厚度厚。举例来说，光刻胶层246的厚度为大约14 μπι。
[0094]简要参照图24,图中不出了用于图形化光刻胶层246的具有掩蔽图形250的掩模248。光穿过交叉线区域以使光刻胶层246部分露出。光刻胶层246的暴光部分被去除，从而使图25所示的铜籽晶层244部分露出。
[0095]现在参照图25，在光刻胶层246的图形化之后，铜被电镀到铜籽晶层244的裸露部分之上，从而形成可以与触头220Α电接触的触头结构256以及可以与触头220Ε电接触的触头结构258。电镀上铜会形成电感器(例如，参照图1-4所描述的电感器16或者参照图5-7所描述的电感器70)的线圈260。应当注意，电感器包含具有线匝的线圈，因而线圈可以称为电感器或线匝。
[0096]现在参照图26，光刻胶层186被去除，这会使铜籽晶层244部分露出。铜籽晶层244的裸露部分以及粘合层242在铜籽晶层244的裸露部分之下的部分使用例如湿法蚀刻工艺来去除。应当注意，铜籽晶层244和粘合层242可以使用不同的蚀刻材料来去除。作为选择，可以使用干法蚀刻来去除层244和242的裸露部分。
[0097]现在参照图27，聚酰亚胺层264被形成于聚酰亚胺层240的裸露部分、触头结构256和258的裸露部分以及线圈260上。举例来说，聚酰亚胺层264被配制为具有大约16 μ m的厚度，并然后被旋涂以具有基本上平整的表面以及大约10 μ m的后固化厚度。应当注意，聚酰亚胺层264的厚度被选择以降低寄生效应，例如，在触头结构256和258与线圈260以及待电镀于聚酰亚胺层264上的铜层之间的寄生电容等。合适的感光聚酰亚胺材料已经参照聚酰亚胺层240进行了讨论。像层240 —样，层264并不限制于感光聚酰亚胺，而是可以是可使用光刻胶来图形化的非感光材料。聚酰亚胺层264在触头结构256和258的那些部分之上的部分通过暴露于电磁辐射(随后是显影步骤)来去除。聚酰亚胺层264在暴露于电磁辐射的部分被去除之后被固化。聚酰亚胺层264的裸露部分的去除使触头结构256和258部分露出。
[0098]仍然参照图27，具有大约1，500?大约2,500 A的厚度的粘合层266被形成于聚酰亚胺层264上以及于触头结构256和258的裸露部分上。用于粘合层266的合适材料包括钛钨、氮化钛、钛、钨、钼等。具有大约1，500?大约2,500 Λ的厚度的铜籽晶层268
被形成于粘合层266上。光刻胶层270被形成于铜籽晶层268上。优选地,光刻胶层270的厚度被选择为比待电镀于铜籽晶层268上的铜层的厚度大。光刻胶层270的厚度可以为大约5?大约20 μ m，并且可以为例如大约14 μ m。本领域技术人员应当意识到，光刻胶层270的厚度可能由于线宽精度局限而受工艺限制。
[0099]简要参照图28，图中示出了用于图形化光刻胶层270的具有掩蔽图形274的掩模272。光穿过交叉线区域以使光刻胶层270部分露出。光刻胶层270的曝光部分被去除，从而使铜籽晶层268部分露出。
[0100]现在参照图29，在图形化光刻胶层270之后，铜被电镀到铜籽晶层268的裸露部分之上，从而形成从触头结构256延伸出的触头结构276，形成从触头258延伸出的触头结构278，并且形成线圈280或电感器，例如，图1所示的电感器18。
[0101]现在参照图30，光刻胶层270被去除，这使铜籽晶层268部分露出。铜籽晶层268的裸露部分以及粘合层266在铜籽晶层268的裸露部分之下的部分使用例如湿法蚀刻工艺来去除。聚酰亚胺层284被形成于聚酰亚胺层264的裸露部分、触头结构276和278的裸露部分以及线圈280上。举例来说，聚酰亚胺层284被配制为具有大约16 μ m的厚度，并然后被旋涂以形成基本上平整的表面。应当注意，在固化之后，聚酰亚胺层240的厚度为至少大约5 μ m,并且可以为至少大约10 μ m。聚酰亚胺层284的厚度被选择以降低寄生效应，例如，在触头结构276和278与线圈280以及待电镀于聚酰亚胺层284之上的铜层之间的寄生电容。合适的感光聚酰亚胺材料已经参照聚酰亚胺层240进行了讨论。像层240 —样，层284并不限制于感光聚酰亚胺，而是可以是可使用光刻胶来图形化的非感光材料。聚酰亚胺层284在触头结构276和278的那些部分之上的部分通过暴露于电磁辐射(随后是显影步骤)来去除。聚酰亚胺层284被固化在暴露于电磁辐射的部分被去除之后。聚酰亚胺层284的裸露部分的去除使触头结构276和278部分露出。
[0102]仍然参照图30，具有大约1，500?大约2,500 A的厚度的粘合层286被形成于聚酰亚胺层284上以及于触头结构276和278的裸露部分上。用于粘合层286的合适材料包括钛钨、氮化钛、钛、钨、钼等。具有大约1，500?大约2,500 ii的厚度的铜籽晶层288
被形成于粘合层232上。光刻胶层290被形成于铜籽晶层288上。优选地，光刻胶层290的厚度被选择为比待电镀于铜籽晶层288上的铜层的厚度大。光刻胶层290的厚度可以为大约5?大约20 μ m，并且可以为例如大约14 μ m。如上所述，光刻胶层290的厚度可以根据线宽精度局限来选择。
[0103]现在参照图31，光刻胶层290被图形化以形成具有掩蔽元件294的掩蔽结构292以及开口 296，该开口 296使铜籽晶层288在电极结构276和278之上的部分露出。在掩蔽元件294的形成之后，铜被电镀到铜籽晶层288的裸露部分之上，从而形成从触头结构276延伸出的UBM焊盘298以及从触头结构278延伸出的UBM焊盘300。
[0104]现在参照图32，掩蔽元件294被去除，并且焊接凸点302和304分别形成于UBM焊盘298和300上。举例来说，焊接凸点302和304通过使用漏印板来形成，以施加助焊剂，从而将焊球置于UBM焊盘298和300上，并且将基板102置于回流炉中以形成焊接凸点302和 304。
[0105]至此，应当意识到，本文已经提供了包含单片集成的CMF和ESD器件的轮廓小且剖面小的半导体构件以及用于制造该半导体构件的方法。半导体构件被形成为具有以下特性的芯片级封装:至少2千兆赫的差分带宽，在500兆赫下小于15dB的共模抑制比，满足移动器件跌落测试以及温度循环标准的具有小于1.5pF的电容的ESD保护。CSP封装能够被配置为具有可任选的ESD保护引脚，如图26和27所示。
[0106]根据本实用新型的一个方面，提供了配置为芯片级封装的单片集成的共模滤波器及保护器件，包含:具有至少5Ω.cm的电阻率的半导体材料；由半导体材料形成的保护器件；在半导体材料之上的第一材料层，该第一材料层具有以第一导电材料填充的开口 ；以及在第一材料层之上的第一线圈。
[0107]在一种实施例中，单片集成的共模滤波器及保护器件包含在具有以第二导电材料填充的开口的第一材料层之上的第二材料层；以及在第二材料层之上的第二线圈。
[0108]根据本实用新型的另一方面，提供了半导体构件，包含:具有至少5Ω.cm的电阻率的半导体材料；由半导体材料形成的保护器件；以及在半导体材料之上的且与其单片集成的共模滤波器。
[0109]在一种实施例中，半导体构件包含在半导体材料内的第一导电类型的掺杂区。
[0110]在一种实施例中，保护器件包含在半导体材料内的第一导电类型的掺杂区。
[0111]在一种实施例中，保护器件包含静电释放保护器件。
[0112]在一种实施例中，静电释放保护器件包含由半导体材料形成的第一及第二二极管。
[0113]在一种实施例中，半导体材料具有至少500 Ω.cm的电阻率。
[0114]在一种实施例中，半导体构件还包含在介电材料层之上的第一材料层；以及在第一材料层之上的第一导电线圈结构。
[0115]在一种实施例中,第一材料层是感光材料。
[0116]在一种实施例中，共模滤波器还包含:在导电线圈结构之上的以及在第一材料的一部分之上的第二材料层；以及在第二材料层之上的第二导电线圈结构。
[0117]在一种实施例中，共模滤波器还包含:在第二导电线圈结构之上的以及在第二材料层的一部分之上的第三材料层；以及在第三材料层内的导电结构。
[0118]在一种实施例中，第一、第二及第三材料层是感光材料。
[0119]在一种实施例中，半导体构件还包含形成为与配置于第三材料层内的导电结构接触的焊球。
[0120]根据本实用新型的另一方面，提供了包含与保护器件单片集成的共模滤波器的芯片级封装，包含:具有至少5Ω.cm的电阻率的半导体材料；在半导体材料内的第一导电类型的第一掺杂区；其中保护器件包含第一掺杂区；并且共模滤波器被配置于半导体材料之上。
[0121]在一种实施例中，保护器件具有小于1pF的电容。
[0122]在一种实施例中，包含与保护器件单片集成的共模滤波器的芯片级封装包含:在半导体材料以及该至少一个触头之上的第一感光材料层；在第一感光材料层之上的第二感光材料层，配置于第二感光材料层内的第一螺旋形导电结构；在第二感光材料层之上的以及在第一螺旋形导电结构之上的第三感光材料层；配置于第三感光材料层内的第二螺旋形导电结构；以及用于将第一螺旋形导电材料与第二螺旋形导电材料电耦接的导电材料。
[0123]根据本实用新型的另一方面，提供了用于制造半导体构件的方法，包括:提供具有至少5Ω._的电阻率的半导体材料；由半导体材料形成保护器件；并且将共模滤波器单片集成于半导体材料之上。
[0124]在一种实施例中，该方法还包括在半导体材料内形成第一导电类型的掺杂区。
[0125]在一种实施例中，该方法还包括由第一导电类型的掺杂区形成保护器件。
[0126]在一种实施例中，形成保护器件包括形成静电释放保护器件。
[0127]在一种实施例中，形成静电释放保护器件包括由半导体材料形成第一及第二二极管。
[0128]在一种实施例中，提供半导体材料包括提供具有至少500Ω.cm的电阻率的半导体材料。
[0129]在一种实施例中，形成共模滤波器包括在介电材料层之上形成第一材料层；并且在第一材料层之上形成第一导电线圈结构。
[0130]在一种实施例中,第一材料层是感光材料。
[0131 ] 在一种实施例中，形成共模滤波器包括在导电线圈结构之上以及在第一材料层的一部分之上形成第二材料层；并且在第二材料层之上形成第二导电线圈结构。
[0132]在一种实施例中，形成共模滤波器还包括:在第二导电线圈结构之上以及在第二材料层的一部分之上形成第三材料层；在第三材料层内形成开口 ；并且在第三材料层内的开口中形成导电材料。
[0133]在一种实施例中，第一、第二及第三材料层是感光材料。
[0134]在一种实施例中，该方法还包括在第三感光材料层内的开口中的导电材料之上形成焊球。
[0135]根据本实用新型的另一方面，提供了一种用于制造包含与保护器件单片集成的共模滤波器的芯片级封装的方法，包括:提供具有至少5 Ω.cm的电阻率的半导体材料；在半导体材料内形成第一导电类型的第一掺杂区；由第一掺杂区形成保护器件；并且在半导体材料之上形成共模滤波器。
[0136]在一种实施例中，形成保护器件包括形成具有小于1pF的电容的保护器件。
[0137]在一种实施例中，该方法还包括形成到半导体材料的至少一个触头，并且其中形成共模滤波器包括:在半导体材料以及该至少一个触头之上形成第一感光材料层；并且在使该至少一个触头露出的第一感光材料层内形成开口。
[0138]在一种实施例中，形成共模滤波器还包括:在感光材料之上形成第一导电材料；在第一导电材料之上形成第一掩蔽结构，该第一掩蔽结构保护着第一导电材料的一部分并且具有使第一导电材料的一部分露出的开口，并且该开口在第一感光材料层内；并且在第一导电材料的裸露部分上以及在第一感光材料层内的开口中形成第二导电材料。
[0139]在一种实施例中，形成共模滤波器还包括:去除第一掩蔽结构以使第二导电材料部分露出；去除第一导电材料中受第一掩蔽结构保护的部分，以使第一感光材料层部分露出；并且在第一感光材料的裸露部分之上以及在第二导电材料之上形成第二感光材料层。
[0140]在一种实施例中，形成共模滤波器还包括:在第二感光材料层内形成开口 ；在第二感光材料层之上形成第二掩蔽结构，该第二掩蔽结构具有开口 ；并且在该开口内形成第三导电材料。
[0141]在一种实施例中，形成共模滤波器还包括:在第三感光材料层内形成开口 ；在第三感光材料层之上形成第三掩蔽结构，该第三掩蔽结构具有开口 ；并且在该开口内形成第四导电材料。
[0142]在一种实施例中，形成第一掩蔽结构包括形成第一掩蔽结构，以具有拥有螺旋形部分的开口，并且其中形成第二掩蔽结构包括形成第二掩蔽结构，以具有拥有螺旋形部分的开口。
[0143]在一种实施例中,在第一导电材料的裸露部分上以及在第一感光材料层内的开口中形成第二导电材料。
[0144]在一种实施例中,第一材料层是感光材料。
[0145]尽管本文已经公开了某些优选的实施例和方法，但是本领域技术人员根据前述公开内容应当清楚，在不脱离本实用新型的精神和范围的情况下可以进行此类实施例和方法的变化和修改。例如，在本使用新型中所使用的光刻胶可以是正性或负性光刻胶。另外，还可以变换导电类型来形成半导体器件，例如，晶体管可以是P沟道器件，而不是N沟道器件。应指出，本实用新型应当仅限制于由所附权利要求书以及适用法律的法则和原则所要求的范围。
【权利要求】
1.一种配置为芯片级封装的单片集成的共模滤波器及保护器件，其特征在于包括: 具有至少5 Ω.Cm的电阻率的半导体材料； 由所述半导体材料形成的保护器件； 在所述半导体材料之上的第一材料层，所述第一材料层具有以第一导电材料填充的开口 ；以及 在所述第一材料层之上的第一线圈。
2.根据权利要求1所述的单片集成的共模滤波器及保护器件，还包括: 在所述第一材料层之上的具有以第二导电材料填充的开口的第二材料层；以及 在所述第二材料层之上的第二线圈。
3.一种半导体构件，其特征在于包括: 具有至少5 Ω.cm的电阻率的半导体材料； 由所述半导体材料形成的保护器件；以及 在所述半导体材料之上且与其单片集成的共模滤波器。
4.根据权利要求3所述的半导体构件，还包括在所述半导体材料内的第一导电类型的惨杂区。
5.根据权利要求4所述的半导体构件，其中所述保护器件包括为所述第一导电类型的所述掺杂区。
6.根据权利要求5所述的半导体构件，其中所述保护器件包括静电释放保护器件。
7.根据权利要求6所述的半导体构件，其中所述静电释放保护器件包括由所述半导体材料形成的第一及第二二极管。
8.根据权利要求3所述的半导体构件，其中所述半导体材料具有至少500Ω.cm的电阻率。
9.根据权利要求3所述的半导体构件，其特征在于还包括: 在介电材料层之上的第一材料层；以及 在所述第一材料层之上的第一导电线圈结构。
10.根据权利要求9所述的半导体构件，其中所述第一材料层是感光材料。
11.根据权利要求9所述的半导体构件，其中所述共模滤波器还包括: 在所述导电线圈结构之上且在所述第一材料层的一部分之上的第二材料层；以及 在所述第二材料层之上的第二导电线圈结构。
12.根据权利要求11所述的半导体构件，其中所述共模滤波器还包括: 在所述第二导电线圈结构之上且在所述第二材料层的一部分之上的第三材料层；以及 配置于所述第三材料层内的导电结构。
13.根据权利要求12所述的半导体构件，其中所述第一、第二及第三材料层是感光材料。
14.根据权利要求13所述的半导体构件，还包括形成为与配置于所述第三材料层内的所述导电结构接触的焊球。
15.一种包含与保护器件单片集成的共模滤波器的芯片级封装，其特征在于包括: 具有至少5 Ω.cm的电阻率的半导体材料； 在所述半导体材料内的第一导电类型的第一掺杂区；其中 所述保护器件包含所述第一掺杂区；并且 所述共模滤波器被配置于所述半导体材料之上。
16.根据权利要求15所述的包含与保护器件单片集成的共模滤波器的芯片级封装，其中所述保护器件具有小于1pF的电容。
17.根据权利要求16所述的包含与保护器件单片集成的共模滤波器的芯片级封装，还包括到所述半导体材料的至少一个触头，并且其中所述共模滤波器包括: 在所述半导体材料及所述至少一个触头之上的第一感光材料层； 在所述第一感光材料层之上的第二感光材料层， 配置于所述第二感光材料层内的第一螺旋形导电结构； 在所述第二感光材料层之上且在所述第一螺旋形导电结构之上的第三感光材料层； 配置于所述第三感光材料层内的第二螺旋形导电结构；以及 用于使所述第一螺旋形导电材料与所述第二螺旋形导电材料电耦接的导电材料。
【文档编号】H01L23/64GK203967079SQ201420415780
【公开日】2014年11月26日 申请日期:2014年7月25日 优先权日:2013年7月26日
【发明者】U·夏尔马, 刘荣, P·贺兰德 申请人:半导体元件工业有限责任公司