一种层间介质层击穿的测试结构的制作方法
【专利摘要】本实用新型提供一种层间介质层击穿的测试结构，至少包括：形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开；形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点；所述金属化层还包括插入在所述第一梳状金属层和第二梳状金属层之间的蛇形金属层。本实用新型的测试结构可以同时监控金属层与金属层之间、金属层与栅极之间是否发生击穿，并且可以找到击穿发生的位置点的个数。
【专利说明】一种层间介质层击穿的测试结构
【技术领域】
[0001]本实用新型涉及半导体测试【技术领域】，特别是涉及一种层间介质层击穿的测试结构。
【背景技术】
[0002]集成电路已经从制造于单个硅芯片上的屈指可数的互连器件发展到上百万的器件。常规集成电路所提供的性能和复杂度已远远超出最初的想象。为了提高复杂度和电路密度(即能够封装于给定芯片面积中的器件的数量)，最小的器件特征尺寸(也称为器件“几何尺寸”)已随着每代集成电路而变得越来越小。
[0003]增加电路密度不仅提高了集成电路的复杂度和性能，还为消费者提供了更低的成本。一个集成电路或芯片制造设施可能会花费数亿甚至数十亿美元。每个制造设施具有一定的晶圆吞吐量，而每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的各器件制造得更小，可以在每个晶圆上制造更多的器件，从而提高制造设施的产量。由于集成电路制造中所使用的每个工艺均具有限度，因此，将器件制造得更小是非常有挑战性的。换言之，给定的工艺通常仅降低到一定的特征尺寸，然后则需要改变该工艺或者器件布局。另夕卜，由于器件需要越来越快的设计，包括测试局限的工艺存在于某些常规工艺和用于晶圆可靠性的测试过程。
[0004]仅仅作为一个示例，在铝金属层被用于第一代集成电路器件期间，铝金属层一直是所选择用于半导体器件的材料。选择铝是由于它提供了良好的导电性并且与半导体材料一起附于电介质材料。最近，铝金属层已部分地被铜互连所替代。铜互连已与低介电常数k的电介质材料一起使用以形成先进的常规半导体器件。与铝相比，铜具有改善的电阻值，使得信号高速传播通过铜互连。
[0005]由于器件越来越小且对于集成度的需求越来越高，铜和低k电介质材料的局限包括不期望的Cu相互之间的扩散以及Cu与多晶硅栅之间的扩散，扩散引起它们之间的桥接，当接上电压之后，容易发生击穿。
[0006]另外，经CMP后，由于层间介质很薄，容易引起Cu与多晶硅栅之间容易发生击穿，这也是影响铜后端可靠性故障以及电故障的元凶机制之一。
[0007]现有技术中监测金属与金属之间是否击穿的测试结构如图1所示，该测试结构100A至少包括形成于介质层中金属化层，所述金属化层包括第一梳状金属层1lA和第二梳状金属层102A，所述第一梳状金属层1lA和第二梳状金属层102A相互交叉且被介质层隔离开。还有一种测金属与金属间介质击穿的结构，如图2所示，该结构包括形成于介质层中金属化层，所述金属化层包括第一梳状金属层1lA和第二梳状金属层102A,所述第一梳状金属层1lA和第二梳状金属层102A相互交叉且被介质层隔离开，还包括插入在所述第一梳状金属层1lA和第二梳状金属层102A之间的蛇形金属层103A。但是这两种结构只能监测金属和金属间的击穿，无法监控金属与多晶硅栅间的击穿，而金属和多晶硅栅之间击穿的监控也是保证可靠性的重要课题。
[0008]因此，提供一种新型的用来监控层间介质层击穿的测试结构实属必要。
实用新型内容
[0009]鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种层间介质层击穿的测试结构，用于解决现有技术中的测试结构不能监控金属化层和栅极之间是否发生击穿的问题。
[0010]为实现上述目的及其他相关目的，本实用新型提供一种层间介质层击穿的测试结构，所述测试结构至少包括:
[0011]形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开；
[0012]形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点。
[0013]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述金属化层还包括插入在所述第一梳状金属层和第二梳状金属层之间的蛇形金属层。
[0014]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，每一条栅极与第一梳状金属层、第二梳状金属层以及蛇形金属层的交叉部分在垂直方向的投影均有重合点。
[0015]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述金属化层均为铝金属或铜金属。
[0016]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述栅极为多晶娃栅极。
[0017]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述晶体管器件为NMOS或者PMOS。
[0018]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述晶体管器件还包括源端和漏端。
[0019]作为本实用新型层间介质层击穿的测试结构的一种优化的方案，所述金属化层和栅极之间由介质层隔离开。
[0020]如上所述，本实用新型的层间介质层击穿的测试结构，至少包括结构:形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开；形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点。本实用新型提供的测试结构具有以下有益效果:
[0021]1.可以监控金属层与金属层之间是否发生击穿；
[0022]2.可以监控金属层与栅极之间是否发生击穿；
[0023]3.可以找到击穿发生的位置点的个数。
【专利附图】
【附图说明】
[0024]图1为现有技术中的一种测试结构示意图。
[0025]图2为现有技术中的另一种测试结构示意图。
[0026]图3为本实用新型实施例一中层间介质层击穿的测试结构的示意图。
[0027]图4为本实用新型实施例二中层间介质层击穿的测试结构的示意图。
[0028]图5为实施例一中第一梳状金属层与第二梳状金属层之间发生击穿的示意图。
[0029]图6为实施例一中金属层与栅极之间发生击穿的示意图。
[0030]元件标号说明
[0031]100, 100A测试结构
[0032]101, 1lA第一梳状金属层
[0033]102, 102A第二梳状金属层
[0034]103, 103A蛇形金属层
[0035]20栅极
[0036]30晶体管器件
【具体实施方式】
[0037]以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。
[0038]请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
[0039]实施例一
[0040]如图3所示，本实施例提供一种层间介质层击穿的测试结构100，所述测试结构100至少包括:金属化层和若干条平行排列的栅极20 ;其中，金属化层和栅极20均形成于介质层中，所述金属化层包括第一梳状金属层101和第二梳状金属层102,所述第一梳状金属层101和第二梳状金属层102相互交叉且被介质层隔离开；所述栅极20与所述金属化层处于不同层且由介质层隔开，栅极20的一端分别与一晶体管器件30的栅极端电连；每一条栅极20与第一梳状金属层101、第二梳状金属层102的交叉部分在垂直方向的投影均有重合点。
[0041]所述第一梳状金属层101与第二梳状金属层102的交叉部分间隔排列且基本上彼此平行，本实施例中，所述栅极20位于所述金属化层的下方，之间由介质层隔离开，栅极20的排布方向与第一梳状金属层101与第二梳状金属层102的交叉部分的排布方向垂直。
[0042]需要说明的是，所述介质层在图中为未示出，但是金属层制作在介质层中为常规工艺，介质层的位置应当可以理解。
[0043]作为示例，所述金属化层均为铝金属或铜金属。本实施例中，所述金属化层为铜金属。
[0044]作为示例，所述栅极20为多晶硅栅极，当然也可以是其他合适的栅极材料。
[0045]作为示例，所述晶体管器件30为NMOS或者PMOS。本实施例中，以NMOS为例来对整个测试结构及测试方法进行介绍。所有栅极20的一端各连接一个晶体管器件30，晶体管器件30的其中一端(例如所有漏端)连接至同一电位，另一端(所有源端)也连接至同一电位，所有的晶体管器件30形成一晶体管阵列。
[0046]利用本实施例中的测试结构进行击穿测试的步骤为:
[0047](I)首先进行负荷测试(Stress test)，观察测试结构是否发生击穿；
[0048](2)若发生击穿，再进行击穿测试，判断击穿发生的位置是金属-金属间还是金属-栅极间，并且判断发生击穿的位置个数。
[0049]步骤(I)中进行负荷测试的具体过程为:如图3，在第一梳状金属层101的A端施加20V的高压，将第二梳状金属层102的B端接地(GND)，而所有晶体管器件30 NMOS的源端C和漏端D都悬空，若在A端读取到高电流，则说明测试结构中发生了击穿。
[0050]步骤(2)中进行击穿测试的具体过程为:在第一梳状金属层101的A端施加正常工作电压vdd，将所有NMOS的C端接地(GND)，而第二梳状金属层102的B端以及NMOS的D端都悬空。若在D端读取的电流非常小，低于1E-8安，则说明击穿发生在金属和金属之间，如图5所示；若在D端读取的电流为一个晶体管器件饱和电流Idsat，则说明击穿发生在金属和栅极之间，并且只有一个位置发生击穿；若在D端读取的电流为2*Idsat，则说明击穿发生在金属和栅极之间，并且有两个位置发生击穿，如图6所示，虚线箭头表示电流方向。
[0051]实施例二
[0052]如图4所示，本实施例提供一种层间介质层击穿的测试结构100，所述测试结构100至少包括:金属化层和若干条平行排列的栅极20 ;其中，金属化层和栅极20均形成于介质层中，所述金属化层包括第一梳状金属层101、第二梳状金属层102以及插入在所述第一梳状金属层101和第二梳状金属层102之间的蛇形金属层103 ;所述第一梳状金属层101和第二梳状金属层102相互交叉且被介质层隔离开；所述栅极20与所述金属化层处于不同层，栅极20的一端分别与一晶体管器件30的栅极端电连；每一条栅极20与第一梳状金属层101、第二梳状金属层102以及蛇形金属层103的交叉部分在垂直方向的投影均有重合点。
[0053]所述第一梳状金属层101与第二梳状金属层102的交叉部分间隔排列且基本上彼此平行，本实施中，所述栅极20位于所述金属化层的下方，之间由介质层隔离开，栅极20的排布方向与第一梳状金属层101与第二梳状金属层102的交叉部分的排布方向垂直。
[0054]需要说明的是，所述介质层在图中为未示出，但是金属层制作在介质层中为常规工艺，介质层的位置应当可以理解。
[0055]作为示例，所述金属化层均为铝金属或铜金属。本实施例中，所述金属化层为铜金属。
[0056]作为示例，所述栅极20为多晶硅栅极，当然也可以是其他合适的栅极材料。
[0057]作为示例，所述晶体管器件30为NMOS或者PM0S。本实施例中，以NMOS为例来对整个测试结构及测试方法进行介绍。所有栅极的一端各连接一个晶体管器件，晶体管器件的其中一端(例如所有漏端)连接至同一电位，另一端(所有源端)也连接至同一电位，所有的晶体管器件30形成一晶体管阵列。
[0058]利用本实施例中的测试结构进行击穿测试的步骤与实施例一中的测试步骤类似，但是需要注意的是，实施例一中的A端指的是第一梳状金属层101的一端，步骤(I)中的20V高压施加在第一梳状金属层101上,而本实施例中的A端指的是第一梳状金属层101和第二梳状金属层102的一端，步骤(I)中的高压20V是同时施加在第一梳状金属层101和第二梳状金属层102上；实施例一中的B端指的是第二梳状金属层102的一端，步骤(I)中接地的是第二梳状金属层102，而本实施例中，B端指的是蛇形金属层103的一端，步骤(I)中接地的是蛇形金属层103。步骤(2)中方法同理。
[0059]综上所述，本实用新型的层间介质层击穿的测试结构，至少包括结构:形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开；形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点。本实用新型测试结构可以同时监控金属层与金属层之间、金属层与栅极之间是否发生击穿，并且可以找到击穿发生的位置点的个数。
[0060]所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0061]上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【权利要求】
1.一种层间介质层击穿的测试结构，其特征在于，所述测试结构至少包括: 形成于介质层中金属化层，所述金属化层包括第一梳状金属层和第二梳状金属层，所述第一梳状金属层和第二梳状金属层相互交叉且被介质层隔离开； 形成于介质层中且与所述金属化层处于不同层的若干条平行排列的栅极，栅极的一端分别与一晶体管器件的栅极端电连；每一条栅极与第一梳状金属层、第二梳状金属层的交叉部分在垂直方向的投影均有重合点。
2.根据权利要求1所述的层间介质层击穿的测试结构，其特征在于:所述金属化层还包括插入在所述第一梳状金属层和第二梳状金属层之间的蛇形金属层。
3.根据权利要求2所述的层间介质层击穿的测试结构，其特征在于:每一条栅极与第一梳状金属层、第二梳状金属层以及蛇形金属层的交叉部分在垂直方向的投影均有重合点。
4.根据权利要求1所述的层间介质层击穿的测试结构，其特征在于:所述金属化层均为铝金属或铜金属。
5.根据权利要求1所述的层间介质层击穿的测试结构，其特征在于:所述栅极为多晶娃栅极。
6.根据权利要求1所述的层间介质层击穿的测试结构，其特征在于:所述晶体管器件为NMOS或者PMOS。
7.根据权利要求1所述的层间介质层击穿的测试结构，其特征在于:所述晶体管器件还包括源端和漏端。
8.根据权利要求1所述的层间介质层击穿的测试结构，其特征在于:所述金属化层和栅极之间由介质层隔离开。
【文档编号】H01L21/66GK204067309SQ201420508299
【公开日】2014年12月31日 申请日期:2014年9月4日 优先权日:2014年9月4日
【发明者】冯军宏, 嵇刚 申请人:中芯国际集成电路制造(北京)有限公司