薄膜电容和齐纳二极管的复合电子部件及其制造方法

薄膜电容和齐纳二极管的复合电子部件及其制造方法
【专利摘要】复合电子部件(100)的特征在于：具备由Si基板(1)、薄膜电容(8)、Si基板(1)和半导体薄膜层(13)构成的齐纳二极管(14)，Si基板(1)的载流子浓度比半导体薄膜层(13)的载流子浓度小。
【专利说明】薄膜电容和齐纳二极管的复合电子部件及其制造方法

【技术领域】
[0001] 本发明涉及在Si基板上形成有薄膜电容和齐纳二极管的薄膜电容和齐纳二极管 的复合电子部件。
[0002] 另外，本发明涉及上述薄膜电容与齐纳二极管的复合电子部件的制造方法。

【背景技术】
[0003] 以往，由在Si基板上层叠由贵金属电极材料或导电性氧化物材料构成的电极层 和由钙钛矿型介电材料构成的电介体而成的薄膜电容作为小型、大容量的电容而被广泛地 使用。
[0004] 例如，在专利文献1 (日本专利第4525947号公报）中公开了一种在Si基板上层 叠由Pt构成的下部电极层、由钛酸锶钡（(Ba，Sr)Ti0 3;#下称为"BST"）构成的电介体和 由Pt构成的上部电极层的薄膜电容。
[0005] 该专利文献1所公开的以往的薄膜电容例如通过以下的工序制造。
[0006] 首先，准备在表面形成了 Si02膜的Si基板。
[0007] 接下来，在Si基板的Si02膜上依次形成贴近层、由Pt构成的下部电极层、由结晶 性BST构成的电介体、由Pt构成的上部电极层。
[0008] 然后，根据需要，在上部电极层上形成阻挡层、保护层。
[0009] 接下来，为了提高由BST构成的电介体的结晶性并提升介电常数，进行热处理。热 处理是通过在氧气气氛中以750°C以上例如850°C的温度加热30分钟而进行的。
[0010] 另外，作为其他的电子部件，在具有η型或p型导电性的Si基板上形成具有相反 导电性的半导体层而成的齐纳二极管被广泛地应用于恒压电路、静电防护等。
[0011] 例如，在专利文献2(日本专利第3981324号公报）公开了一种在p型杂质浓度高 的Si基板的表面形成η型半导体层并在该η型半导体层的表面形成p型扩散区域的齐纳 二极管。
[0012] 该专利文献2所公开的以往的齐纳二极管例如通过以下的工序制造。
[0013] 首先，例如准备Ρ型杂质浓度高的Si基板。
[0014] 然后，对该ρ型杂质浓度高的Si基板实施ρ - η扩散接合工序。具体而言，首先 在Ρ型杂质浓度高的Si基板的表面，使可得到所期望的齐纳电压的杂质浓度的η型半导体 层外延生长。接下来，在η型半导体层表面通过使硼等杂质元素扩散，而形成由规定数量及 形状构成的Ρ型扩散区域。
[0015] 接下来，通过在形成有ρ型扩散区域的η型半导体层的ρ型扩散区域的表面蒸镀 Α1等金属膜并进行图案化，形成电极、布线。
[0016] 专利文献1 :日本专利第4525947号公报
[0017] 专利文献2 :日本专利第3981324号公报
[0018] 随着电子设备、电气设备等的小型轻量化，在这些设备所使用的电子部件中，也谋 求小型轻量化、多个电子部件的复合化。在上述的薄膜电容、齐纳二极管中也是，如果能够 使两者复合化，则能够削减设备所使用的电子部件的个数，能够削减对设备的安装空间，所 以非常优选。
[0019] 然而，在欲将上述的薄膜电容和齐纳二极管构成于单个Si基板上的情况下，存在 以下那样的问题。即，在上述的薄膜电容的制造方法中，存在为了提高由BST构成的电介体 的结晶性并提升介电常数而在氧气气氛中以750°C以上例如850°C的温度进行热处理的工 序。另外，在上述的齐纳二极管的制造方法中，存在在P型杂质浓度高的Si基板的表面使η 型半导体层外延生长的工序、在η型半导体层的表面使硼等杂质元素扩散的工序。这些外 延生长、杂质元素的扩散等通常在非氧气气氛中、在l〇〇〇°C左右的高温度下进行。另外，这 些工序是需要高成本的工序。
[0020] 当在单个Si基板上形成薄膜电容和齐纳二极管时，如果先形成薄膜电容而后形 成齐纳二极管，则存在根据在形成齐纳二极管时的外延生长、杂质元素扩散的高温度、气氛 的不同，而导致先形成的薄膜电容劣化的问题。相反，如果先形成齐纳二极管而后形成薄膜 电容，则存在因在形成薄膜电容时的热处理工序中氧气气氛中超过750°C的高温，而导致构 成先形成的齐纳二极管的半导体材料、电极材料氧化、扩散，进而齐纳二极管功能劣化、功 能不全的问题。即，不管以哪样的顺序来形成薄膜电容和齐纳二极管，都会存在在形成之后 的电子部件时，先形成的电子部件劣化的问题。


【发明内容】

[0021] 本发明是为了解决上述以往的技术问题而完成的。作为其技术方案，本发明的薄 膜电容和齐纳二极管的复合电子部件具备：Si基板，其具有η型或p型导电性，由单晶体 或多晶体构成；电极层，其形成在Si基板上，由贵金属电极材料或导电性氧化物材料构成； 薄膜电容，其通过由钙钛矿型介电材料构成的电介体层叠而成；以及齐纳二极管，其形成在 Si基板上的与形成薄膜电容的区域不同的区域，由具有与Si基板相反的导电性的半导体 薄膜层构成，与Si基板形成p - η结，所述薄膜电容和齐纳二极管的复合电子部件的特征 在于，Si基板的载流子浓度比半导体薄膜层的载流子浓度小。
[0022] 另外，本发明的薄膜电容和齐纳二极管的复合电子部件的制造方法的特征在于， 依次具备：准备具有η型或p型导电性的由单晶体或多晶体构成的Si基板的工序；在Si基 板上层叠由贵金属电极材料或导电性氧化物材料构成的电极层和由钙钛矿型介电材料构 成的电介体来形成薄膜电容的工序；对薄膜电容进行热处理的工序；以及在Si基板上的与 形成有薄膜电容的区域不同的区域，形成具有与Si基板相反的导电性的半导体薄膜层，来 形成与Si基板形成p - η结的齐纳二极管的工序，Si基板的载流子浓度比半导体薄膜层 的载流子浓度小。
[0023] 根据本发明的薄膜电容和齐纳二极管的复合电子部件的结构，齐纳二极管由Si 基板和半导体薄膜层构成，所以不使用高温且高成本的P - η扩散接合工序，即不使用使半 导体层外延生长的工序、在半导体层的表面扩散硼等杂质元素的工序就能在Si基板上形 成齐纳二极管。因此，如果在Si基板上先形成薄膜电容而后形成齐纳二极管，能够不使薄 膜电容和齐纳二极管这双方劣化地制造薄膜电容与齐纳二极管的复合电子部件。
[0024] 另外，在本发明的薄膜电容与齐纳二极管的复合电子部件中，齐纳二极管由Si基 板和半导体薄膜构成，并且Si基板的载流子浓度比半导体薄膜的载流子浓度小，作为齐纳 特性起源的电子雪崩主要在Si基板侧产生，所以能够得到与使用p - η扩散接合工序制造 出的以往的齐纳二极管同等水平的特性。即，认为在电子雪崩不在Si基板侧而主要在半导 体薄膜侧产生的情况下，ESD(Electro - Static Discharge :静电放电）保护功能降低，但 根据本发明不会产生那样的问题。
[0025] 另外，根据本发明的薄膜电容与齐纳二极管的复合电子部件的制造方法，在形成 薄膜电容并对薄膜电容进行热处理之后，利用不经过基于高温度的工序的工序来形成齐纳 二极管，所以能够不使薄膜电容和齐纳二极管这双方劣化地制造薄膜电容与齐纳二极管的 复合电子部件。

【专利附图】

【附图说明】
[0026] 图1是表示本发明的第1实施方式所涉及的薄膜电容和齐纳二极管的复合电子部 件1〇〇的俯视图。
[0027] 图2是表示图1的X - X部分的复合电子部件100的截面图。
[0028] 图3是表示图1的Y - Y部分的复合电子部件100的截面图。
[0029] 图4是复合电子部件100的等效电路图。
[0030] 图5是表示在复合电子部件100的制造方法中所实施的工序的截面图。图5的 (A)和图5的⑶表不复合电子部件100的不同截面。（以下的图6?13也具有图（A)和 图⑶，同样地也分别表示复合电子部件100的不同截面。）
[0031] 图6是图5的延续，是表示在复合电子部件100的制造方法中所实施的工序的截 面图。
[0032] 图7是图6的延续，是表示在复合电子部件100的制造方法中所实施的工序的截 面图。
[0033] 图8是图7的延续，是表示在复合电子部件100的制造方法中所实施的工序的截 面图。
[0034] 图9是图8的延续，是表示在复合电子部件100的制造方法中所实施的工序的截 面图。
[0035] 图10是图9的延续，是表示在复合电子部件100的制造方法中所实施的工序的截 面图。
[0036] 图11是图10的延续，是表示在复合电子部件100的制造方法中所实施的工序的 截面图。
[0037] 图12是图11的延续，是表示在复合电子部件100的制造方法中所实施的工序的 截面图。
[0038] 图13是图12的延续，是表示在复合电子部件100的制造方法中所实施的工序的 截面图。
[0039] 图14是表示本发明的第2实施方式所涉及的薄膜电容和齐纳二极管的复合电子 部件200的截面图。图14的㈧和图14的⑶表示复合电子部件200的不同截面。
[0040] 图15是复合电子部件200的等效电路图。

【具体实施方式】
[0041] 以下，参照附图对用于实施本发明的方式进行说明。
[0042] [第1实施方式]
[0043] 图1?4表示本发明的第1实施方式所涉及的薄膜电容和齐纳二极管的复合电子 部件100。但是，图1是复合电子部件100的俯视图。图2是表示图1的X - X部分的复合 电子部件100的截面图。图3是表示图1的Y - Y部分的复合电子部件100的截面图。图 4是复合电子部件100的等效电路图。
[0044] 复合电子部件100具备p型Si单晶体基板1。作为p型Si单晶体基板1例如使 用掺B、载流子浓度为5E16cnT 3的基板。
[0045] 在p型Si单晶体基板1上形成有第一 Si02层2。第一 Si02层2例如通过热氧化 法形成。
[0046] 在p型Si单晶体基板1的不同区域形成有薄膜电容8和齐纳二极管14。
[0047] 薄膜电容8形成在p型Si单晶体基板1上所形成的第一 Si02层2上。薄膜电容 8由从下起依次层叠由BST构成的贴近层3、由Pt构成的下部电极层4、由BST构成的电介 体5、由Pt构成的上部电极层6、由BST构成的保护层7而成的结构构成。这之中，下部电 极层4、电介体5、上部电极层6作为电容发挥作用。贴近层3、下部电极层4、电介体5的俯 视大小比上部电极层6、保护层7的俯视大小大，且在沿垂直方向透视复合部件100的情况 下，上部电极层6、保护层7被形成的区域包含在贴近层3、下部电极层4、电介体5被形成的 区域内。
[0048] 齐纳二极管14由p型Si单晶体基板1和与其接触形成的由η型ZnO半导体构成 的半导体薄膜层13构成。
[0049] 在形成在p型Si单晶体基板1的薄膜电容8和齐纳二极管14上，除了上述第一 Si02层2之外，从下起还依次层叠有第二Si02层9、第一聚酰亚胺层10以及第二聚酰亚胺 层17。在这些层叠体形成有以下的开口 11a?lid。
[0050] 形成有贯通第一聚酰亚胺层10、第二Si02层9、薄膜电容8的保护层7而直至薄 膜电容8的上部电极层6的开口 11a。
[0051] 形成有贯通第一聚酰亚胺层10、第二Si02层9、薄膜电容8的电介体5而直至薄 膜电容8的下部电极层4的开口 lib。
[0052] 形成有贯通第一聚酰亚胺层10、第二Si02层9、第二Si02层2而直至p型Si单晶 体基板1的2个开口 11c、lid。
[0053] 在开口 11c的内部形成有上述齐纳二极管14的由η型ZnO半导体构成的半导体 薄膜层13。半导体薄膜层13与p型Si单晶体基板1接触。
[0054] 在开口 lid的内部形成有例如由Ti层、Au层这2层结构构成的引出电极12。引 出电极12与p型Si单晶体基板1接触。其中，在图2等中，为了便于观察，而将引出电极 12表不成1层。
[0055] 在第一聚酰亚胺层10上分别形成有由规定的图案形状构成的引出电极15、16。引 出电极15也形成在开口 11a的内部，与薄膜电容8的上部电极层6连接。另外，引出电极 15也形成在开口 11c的内部，与半导体薄膜层13连接。引出电极16也形成在开口 lib的 内部，与薄膜电容8的下部电极层4连接。另外，引出电极16也形成在开口 lid的内部，与 引出电极12连接。引出电极15、16例如由Ti层、Cu层这2层结构构成。其中，在图2、图 3等中，为了便于观察，而分别将引出电极15、16表示成1层。
[0056] 在形成了引出电极15、16的第一聚酰亚胺层10上所层叠的第二聚酰亚胺层17形 成有开口 17a、17b，引出电极15从开口 17a露出，引出电极16从开口 17a露出。
[0057] 而且，在从开口 17a露出的引出电极15上形成有端子电极18,在从开口 17b露出 的引出电极16上形成有端子电极19。端子电极18、19例如通过无电解镀敷法形成，例如 由Ni层、Au层这2层结构构成。其中，在图2等中，为了便于观察，而分别将端子电极18、 19表不成1层。
[0058] 如图4所示，由以上结构构成的本发明的第1实施方式所涉及的薄膜电容和齐纳 二极管的复合电子部件1〇〇,在端子电极18与端子电极19之间，具有薄膜电容8和齐纳二 极管14并联连接的等效电路。
[0059] 接下来，参照图5?13对本发明的第1实施方式所涉及的薄膜电容与齐纳二极管 的复合电子部件1〇〇的制造方法的一个例子进行说明。其中，各图分别具有（A)和（B)，（A) 和（B)表示制造工序中的同一时刻的复合电子部件100的不同截面。即，（A)表示与图1 的复合电子部件100的X - X部分相对应的截面。（B)表示与图1的复合电子部件100的 Y - Y部分相对应的截面。
[0060] 首先，如图5所示，准备p型Si单晶体基板1，并在p型Si单晶体基板1上通过热 氧化法形成第一 Si02层2。作为p型Si单晶体基板1，例如使用掺B、载流子浓度为5E16cnT3 的基板。第一 Si02层2的厚度例如为700nm。
[0061] 接下来，如图6所示，在第一 Si02层2上依次形成由BST构成的贴近层3、由Pt构 成的下部电极层4、由BST构成的电介体5、由Pt构成的上部电极层6、由BST构成的保护层 7。
[0062] 由BST构成的贴近层3例如通过如下方法形成：在第一 Si02层2上旋转涂敷摩尔 比为 Ba :Sr :Ti = 7 :3 :10 的 MOD (Metal Organic Decomposition :金属有机分解）原料， 并在使该原料干燥后，在氧气气氛中以650°C进行30分钟的高温升温热处理。贴近层3的 厚度例如为50nm。
[0063] 下部电极层4例如通过用溅射法将Pt成膜而形成。下部电极层4的厚度例如为 200nm〇
[0064] 由BST构成的电介体5例如通过如下方法形成：旋转涂敷摩尔比为Ba :Sr :Ti = 7 :3 :10的MOD原料，并在使该原料干燥之后，在氧气气氛中以650°C进行10分钟的高温升 温热处理。电介体5的厚度例如为100nm。
[0065] 上部电极层6例如通过用溅射法将Pt成膜而形成。上部电极层6的厚度例如为 200nm〇
[0066] 由BST构成的保护层7例如通过如下方法形成：旋转涂敷摩尔比为Ba :Sr :Ti = 7 :3 :10的MOD原料，并在使该原料干燥之后，在氧气气氛中以650°C进行60分钟的高温升 温热处理。保护层7的厚度例如为100nm。
[0067] 接下来，如图7所示，使用光刻工艺和离子铣削法对保护层7和上部电极层6进行 加工，然后，同样使用光刻工艺和离子铣削法对电介体5和下部电极层4和贴近层3进行加 工。其结果，在P型Si单晶体基板1上所形成的第一 Si02膜2上形成薄膜电容8。
[0068] 然后，为了提高薄膜电容8的由BST构成的电介体5的结晶性而提升介电常数，在 氧气气氛中以850°C进行30分钟的热处理。
[0069] 接下来，如图8所示，在形成了薄膜电容8的p型Si单晶体基板1的第一 Si02层 2上形成第二5102层9。第二5102层9具有保护层和绝缘层的功能。第二510 2层9例如 通过溅射法形成。第二Si02层9的厚度例如为lOOOnm。
[0070] 然后，同样如图8所示，在第二Si02层9上涂敷光敏性聚酰亚胺，进行曝光、显影， 例如在氮气气氛中以320°C进行固化，从而形成由所期望的图案形状构成的第一聚酰亚胺 层10。第一聚酰亚胺层10的厚度例如为6000nm。
[0071] 接下来，如图9所示，将第一聚酰亚胺层10作为掩模，使用RIE(反应离子蚀刻） 法，对薄膜电容8部分的第二Si0 2层9和保护层7进行加工，形成直至上部电极层6的开口 11a和直至下部电极层4的开口 lib。另外，将第一聚酰亚胺层10作为掩模，使用RIE法， 对薄膜电容8以外的部分的第二Si02层9和热氧化第二Si0 2层2进行加工，形成直至p型 Si单晶体基板1的开口 11c和开口 lid。
[0072] 接下来，如图10所示，在开口 lid形成直至p型Si单晶体基板1的齐纳二极管用 的引出电极12。引出电极12例如通过使用提离法而形成20nm的Ti层、500nm的Au层这 2层结构。其中，在图10(A)等中，为了便于观察，而将引出电极12表示成1层。
[0073] 接下来，如图11所示，在开口 lid形成直至p型Si单晶体基板1的半导体薄膜层 13。具体而言，首先例如在通过溅射装置进行p型Si单晶体基板1侧的离子轰击处理之后， 形成η型ZnO半导体薄膜。溅射条件例如为：基板温度为25°C、Ar/0 2气体比为99. 5/0. 5、 RF功率为300W(Zn0陶瓷门使用）。半导体薄膜层13的厚度例如为500nm。这之后，通过 光刻工艺和干法刻蚀，除去第一聚酰亚胺层10上的不需要的η型ZnO半导体薄膜。由p型 Si单晶体基板1和由η型ZnO半导体构成的半导体薄膜层13构成齐纳二极管14。
[0074] 接下来，如图12所示，形成引出电极15、16。引出电极15形成在第一聚酰亚胺层 10上、在开口 11c内形成的半导体薄膜层13上以及直至上部电极层6的开口 11a内。引出 电极16形成在第一聚酰亚胺层10上、在开口 lid内形成的引出电极12上以及直至下部电 极层4的开口 lib内。具体而言，引出电极15、16例如通过溅射装置形成100nm的Ti层、 lOOOnrn的Cu层这2层结构，并利用光刻工艺和干法刻蚀，对形成在第一聚酰亚胺层10上的 Cu层及Ti层进行图案化而形成。其中，在图12的（A)、(B)等中，为了便于观察，分别将引 出电极15、16表不成1层。
[0075] 接下来，如图13所示，在形成了引出电极15、16的第一聚酰亚胺层10上涂敷光敏 性聚酰亚胺，并进行曝光、显影，例如在氮气气氛中以320°C进行固化，从而形成由所希望的 形状构成的第二聚酰亚胺层17。第二聚酰亚胺层16的厚度例如为6000nm。
[0076] 最后，如图1、图2、图13所示，从形成在第二聚酰亚胺层17的开口 17a、17b露出 的引出电极15、16上形成端子电极18、19,本发明的第1实施方式所涉及的复合电子部件 100完成。端子电极18、19例如通过无电解电镀法形成为2000nm的Ni层、50nm的Au层这 2层结构。其中，在图13的⑷等中，为了便于观察，而将端子电极19表示成1层。
[0077] 以上，对本发明的第1实施方式所涉及的薄膜电容和齐纳二极管的复合电子部件 100的结构以及制造方法的一个例子进行了说明。但是，本发明并不限定于上述内容，能够 根据发明主旨进行种种变更。
[0078] 例如，在第1实施方式所涉及的复合电子部件100中，使用η型ZnO半导体薄膜作 为半导体薄膜层13,但半导体薄膜层并不限定于此，也可以使用其他的半导体薄膜材料。
[0079] 另外，在第1实施方式所涉及的复合电子部件100中，Si基板1使用了 p型基板， 但Si基板也可以是η型。但是，该情况下，需要将半导体薄膜层13变更成p型半导体薄膜 层。
[0080] 另外，在第1实施方式所涉及的复合电子部件100中，Si基板1使用了单晶体基 板，但Si基板也可以是多晶体基板。
[0081] 另外，在第1实施方式所涉及的复合电子部件100中，构成电容8的电介体5使用 了 BST，但材料并不限定于此，也可以使用其他的材料。另外，构成电容8的下部电极层4、 上部电极层6使用了 Pt，但材料并不限定于此，也可以使用其他的贵金属电极材料、导电性 氧化物材料。并且，电容8的层数也是任意的，也可以追加电介体、中间电极层而增加层数。
[0082] 另外，在第1实施方式所涉及的复合电子部件100中，如图4的等效电路图所示， 1个薄膜电容和1个齐纳二极管并联连接，但复合电子部件的等效电路并不限定于此，也可 以构成其他的各种电路。另外，在复合电子部件的内部构成的薄膜电容、齐纳二极管的个数 也是任意的，并不限定于个1个。
[0083] [第2实施方式]
[0084] 在图14的（A)、（B)、图15示出了本发明的第2实施方式所涉及的薄膜电容和齐 纳二极管的复合电子部件200。图14的（A)、（B)分别表示复合电子部件200的不同截面。 图15是复合电子部件200的等效电路图。
[0085] 在上述的第1实施方式所涉及的复合电子部件100中，使用了由掺B、载流子浓度 为5E16cnT 3构成的p型Si单晶体基板1，但在第2实施方式所涉及的复合电子部件200中， 代替此而使用了由掺P、载流子浓度为2E16cnT 3构成的η型Si单晶体基板31。
[0086] 另外，在上述的第1实施方式所涉及的复合电子部件100中，使用η型ZnO半导体 薄膜作为半导体薄膜层13,但在第2实施方式所涉及的复合电子部件200中，代替此而使用 了 P型非晶Si半导体薄膜作为半导体薄膜层33。
[0087] 另外，在上述的第1实施方式所涉及的复合电子部件100中，设齐纳二极管为1 个，且使引出电极16经由引出电极12而与Si单晶体基板1连接，但在第2实施方式所涉 及的复合电子部件200中，将引出电极12置换成由p型非晶Si半导体构成的半导体薄膜 层43。
[0088] 其结果，第2实施方式所涉及的复合电子部件200具备2个齐纳二极管。即，以上 述的η型Si单晶体基板31和由p型非晶Si半导体构成的半导体薄膜层33构成1个齐纳 二极管34,以η型Si单晶体基板31和由p型非晶Si半导体构成的半导体薄膜层43构成 另1个齐纳二极管44。
[0089] 第2实施方式所涉及的复合电子部件200的其他结构与第1实施方式所涉及的复 合电子部件100的结构相同，在图14中的标号也使用了相同的附图标记。
[0090] 如图15所示，第2实施方式所涉及的复合电子部件200具有相反方向串联连接的 齐纳二极管33和34与电容8并联连接的等效电路。
[0091] 此外，这次公开的上述实施方式只是在所有方面的例示，并不起限制作用。本发明 的范围不是由上述的说明表示而由权利要求表示，并且包括与权利要求均等的含义及范围 内的所有的变更。
[0092] 产业上的可利用性
[0093] 本发明能够利用于在Si基板上形成了薄膜电容和齐纳二极管的薄膜电容与齐纳 二极管的复合电子部件。
[0094] 附图标记说明：
[〇〇95] 1···ρ型Si单晶体基板；2…第一 Si02层；3…贴近层（BST) ;4…下部电极层（Pt); 5…电介体（BST) ;6…上部电极层（Pt) ;7…保护层（BST) ;8…薄膜电容；9…第二5丨02层； 10…第一聚酰亚胺层；11a、lib、11c、lid…开口；12…引出电极；13···半导体薄膜层（η型 ΖηΟ半导体薄膜）；14···齐纳二极管；15、16…引出电极；17···第二聚酰亚胺层；18、19…端 子电极；31···η型Si单晶体基板；33、43…半导体薄膜层（ρ型非晶Si半导体薄膜）；34、 44…齐纳二极管。
【权利要求】
1. 一种薄膜电容和齐纳二极管的复合电子部件，具备： Si基板，其具有η型导电性或p型导电性，由单晶体或多晶体构成； 电极层，其形成在所述Si基板上，由贵金属电极材料或导电性氧化物材料构成； 薄膜电容，其通过由钙钛矿型介电材料构成的电介体层叠而成；以及 齐纳二极管，其形成在所述Si基板上的与形成所述薄膜电容的区域不同的区域，由具 有与所述Si基板相反的导电性的半导体薄膜层构成，与所述Si基板形成p - η结， 所述薄膜电容和齐纳二极管的复合电子部件的特征在于， 所述Si基板的载流子浓度比所述半导体薄膜层的载流子浓度小。
2. 根据权利要求1所述的薄膜电容和齐纳二极管的复合电子部件，其特征在于， 所述薄膜电容与所述齐纳二极管并联连接。
3. -种薄膜电容和齐纳二极管的复合电子部件的制造方法，其特征在于，依次具备： 准备具有η型导电性或p型导电性的由单晶体或多晶体构成的Si基板的工序； 在所述Si基板上层叠由贵金属电极材料或导电性氧化物材料构成的电极层和由钙钛 矿型介电材料构成的电介体来形成薄膜电容的工序； 对所述薄膜电容进行热处理的工序；以及 在所述Si基板上的与形成有所述薄膜电容的区域不同的区域，形成具有与所述Si基 板相反的导电性的半导体薄膜层，来形成与所述Si基板形成p - η结的齐纳二极管的工 序， 所述Si基板的载流子浓度比所述半导体薄膜层的载流子浓度小。
【文档编号】H01L21/329GK104067376SQ201480000577
【公开日】2014年9月24日 申请日期:2014年1月20日 优先权日:2013年1月23日
【发明者】野村雅信, 竹岛裕 申请人:株式会社村田制作所