超晶格材料和应用的制作方法与工艺

相关申请本申请要求2013年9月23日提交的题为“SuperlatticeMaterials”的美国临时专利申请系列号61/881,378；及还有2013年10月25日提交的题为“SuperlatticeMaterialsandApplications”的美国临时专利申请系列号61/895,971；及还有2014年6月1日提交的题为“SuperlatticeMaterialsandApplications”的美国临时专利申请系列号62/006,182的权益，其各自以其全部并入本文。领域本发明涉及半导体，并且更特别涉及超晶格。背景半导体用于多种应用，如晶体管、半导体激光器的增益介质和光传感器的光吸收介质。这些半导体的带隙常常影响这些应用的性能。例如，半导体激光器的波长输出是增益介质的带隙的函数。由光传感器检测的波长可以是光吸收介质的带隙的函数。多种晶体管特性如速度可以是半导体能带结构的函数。有限数量的可用半导体导致了用于这些应用的有限数量的能带结构。这些应用的性能和通用性可以通过增加可用于这些应用的能带结构选择的数量来增强。概述在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个有序原子平面。超晶格晶胞中的至少两个原子平面具有不同的化学组成。超晶格晶胞中的一个或更多个原子平面包括碳。在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个原子平面。超晶格晶胞中的至少两个原子平面具有不同的化学组成，并且超晶格晶胞中的一个或更多个原子平面包括碳。包括碳的一个或更多个原子平面的一个或更多个各自还包括10％或更多的取代碳(substitutionalcarbon)。在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个原子平面。超晶格晶胞中的至少两个原子平面具有不同的化学组成。超晶格晶胞中的一个或更多个原子平面包括碳。该超晶格晶胞包括小于或等于40的原子平面总数。在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个原子平面。超晶格晶胞中的至少两个原子平面具有不同的化学组成。超晶格晶胞中的一个或更多个原子平面包括锡。在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个原子平面。超晶格晶胞中的至少两个原子平面具有不同的化学组成。超晶格晶胞中的一个或更多个原子平面包括铅。在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个原子平面。至少一个所述原子平面具有拥有在布里渊区的Z点(和/或其等价的Y)处的价带顶(valencebandmaximum)的材料的化学组成。例如，至少一个所述原子平面具有拥有在选自Z点和Y点的布里渊区的点处的价带顶的材料的化学组成。在一个实例中，所述至少一个原子平面具有表示为Si2Sn2C的化学组成。在一些情况下，超晶格晶胞重复多次以便形成超晶格。各超晶格晶胞具有彼此平行的多个原子平面。该超晶格具有在布里渊区的K或K’点处的导带底(conductionbandminimum)。在一些情况下，该超晶格表示为(Si5)4-(Si4C)4。在一些情况下，包括在所述超晶格中的一个或更多个原子平面是具有选自Si4C、Ge4C、Sn4C、Si4Ge、Ge4Si、Si6C2、Ge6C2、Sn6C2、SiGe3C、Si2Ge2C、Si3GeC、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C和Ge3SnC的化学组成的有序原子平面。在一些情况下，包括在所述超晶格中的一个或更多个原子平面不是有序的，并且具有选自以下的化学组成：Si1-xGex，其中x为大于或等于0和/或小于或等于1；Si1-yCy，其中y为大于或等于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25；Si1-zSnz，其中z为大于或等于0或0.01和/或小于或等于0.1；Ge1-zSnz，其中z为大于或等于0或0.01和/或小于或等于0.05；C1-zSnz，其中z为大于或等于0和/或小于1并且在一个实例中z为0.20或0.25；Si1-x-zGexSnz，其中x为大于或等于0或0.1和/或小于或等于1且z为大于或等于0或0.01和/或小于或等于0.1；Si1-y-zCySnz，其中y为大于或等于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Ge1-y-zCySnz，其中y为大于或等于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Si1-x-y-zGexCySnz，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Si1-xPbx，其中x为大于或等于0.001或0.01和/或小于或等于0.1；Si1-x-yPbxCy，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Si1-x-y-zPbxCyGez，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95；Si1-x-y-z-tPbxCyGezSnt，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95并且t为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-xPbx，其中x为大于或等于0.001或0.01和/或小于或等于0.1；Ge1-x-yPbxCy，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-x-y-zPbxCySnz，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.25。在一些情况下，包括碳的一个或更多个原子平面的一个或更多个是有序的，并且具有选自Si4C、Ge4C、Sn4C、Si6C2、Ge6C2、Sn6C2、SiGe3C、Si2Ge2C、Si3GeC、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C和Ge3SnC的化学组成。在一些情况下，包括碳的一个或更多个原子平面不是有序的，并且具有选自以下的化学组成：Si1-yCy，其中y为大于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1且y为大于0或0.01和/或小于或等于0.25；C1-zSnz，其中z为大于或等于0且小于1，并且在一个实例中z为0.20或0.25；Si1-y-zCySnz，其中y为大于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Ge1-y-zCySnz，其中y为大于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；和Si1-x-y-zGexCySnz，其中x为大于或等于0或0.1和/或小于或等于1且y为大于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Si1-x-yPbxCy，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Si1-x-y-zPbxCyGez，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于0或大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95；Si1-x-y-z-tPbxCyGezSnt，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于0或大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95并且t为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-x-yPbxCy，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-x-y-zPbxCySnz，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于0或大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.25。在一些情况下，包括锡的一个或更多个原子平面的一个或更多个各自是有序的，并且具有选自Sn4C、Sn6C2、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C和Ge3SnC的化学组成。在一些情况下，包括锡的一个或更多个原子平面的一个或更多个不是有序的，并且具有选自以下的化学组成：Si1-zSnz，其中z为大于0或0.01和/或小于或等于0.1；Ge1-zSnz，其中z为大于0或0.01和/或小于或等于0.05；C1-zSnz，其中z为大于0和/或小于1，并且在一个实例中z为0.20或0.25；Si1-x-zGexSnz，其中x为大于或等于0或0.1和/或小于或等于1且z为大于0或0.01和/或小于或等于0.1；Si1-y-zCySnz，其中y为大于或等于0或0.01和/或小于或等于0.25且z为大于0或0.01和/或小于或等于0.25；Ge1-y-zCySnz，其中y为大于或等于0或0.01和/或小于或等于0.25且z为大于0或0.01和/或小于或等于0.25；Si1-x-y-zGexCySnz，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25且z为大于0或0.01和/或小于或等于0.25；Si1-x-y-z-tPbxCyGezSnt，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95并且t为大于0或大于或等于0.001或0.01和/或小于或等于0.25；和Si1-x-y-z-tPbxCyGezSnt，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95并且t为大于0或大于或等于0.001或0.01和/或小于或等于0.25；和Ge1-x-y-zPbxCySnz，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.25。在一些情况下，包括铅的一个或更多个原子平面的一个或更多个不是有序的，并且具有选自以下的化学组成：Si1-xPbx，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1；Si1-x-yPbxCy，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Si1-x-y-zPbxCyGez，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95；Si1-x-y-z-tPbxCyGezSnt，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95并且t为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-xPbx，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1；Ge1-x-yPbxCy，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-x-y-zPbxCySnz，其中x为大于0或大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.25。在一些情况下，形成超晶格体系的方法包括提供在表面上具有不同晶面的衬底。该方法还可以包括在该衬底上同时生长多种不同的超晶格，以使不同的超晶格在不同晶面上，但是所述不同的超晶格具有相同的化学组成。该超晶格和/或超晶格体系可以包含在多种器件中。例如，一种器件包括具有集电极、发射极和基极的晶体管，布置所述集电极、发射极和基极以使得在晶体管运行过程中电荷在集电极和发射极之间流动通过基极。该基极包括一种或更多种超晶格或由一种或更多种超晶格组成。另一种器件包括具有包括源极、漏极和沟道的区域的晶体管，布置所述源极、漏极和沟道以使得电荷在源极和漏极之间流动通过沟道。一个或更多个所述区域各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。另一种器件包括互补单极隧穿晶体管，可以根据施加到所述互补单极隧穿晶体管(ComplementaryUnipolarTunnelTransistor)上的偏压作为N型隧穿晶体管或作为P型隧穿晶体管运行。该互补单极隧穿晶体管具有包括沟道、第一区域和第二区域的组件，布置所述沟道、第一区域和第二区域以使得电荷在第一区域和第二区域之间流动通过沟道。一个或更多个所述组件各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。另一种器件包括具有光吸收层的光传感器。所述光吸收层包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。另一种器件包括具有其中产生光信号的有源层(activelayer)的光源。所述有源层包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。附图简述图1A是具有安置在衬底上的超晶格的超晶格体系的横截面。图1B是具有在第二超晶格和衬底之间的第一超晶格的超晶格体系的横截面。图1C是具有带有安置在一表面上的多个晶面的衬底和在各不同晶面上的超晶格的超晶格体系的横截面。图2例示了表示为(Si4C)2-(Ge5)2的超晶格晶胞。图3显示了对于几种超晶格晶胞的价带和导带偏移和对于那些晶胞中的原子平面的价带和导带偏移的从头计算(ab-initio)模拟结果。图4A是包括超晶格的异质结双极晶体管(HBT)的横截面。图4B是包括构建在同一衬底上的多个异质结双极晶体管(HBT)的系统的横截面，其中不同的HBT包括不同的超晶格。图5A是垂直MOSFET的横截面。图5B是在同一基底(base)上包括多个MOSFET的超晶格体系的横截面。图6A是隧道MOSFET的横截面。图6B例示了图6A的隧道MOSFET的定性能带对准。图6C例示了图6A的隧道MOSFET的定性能带对准，其中费米能级是显而易见的。图6D和图6E例示了当电子器件未向晶体管施加电能时，PMOS隧道MOSFET的价带和导带的相对位置。图6F是在同一衬底上包括多个隧道MOSFET的超晶格体系的横截面。图7A是互补单极隧道MOSFET(CUTMOS)的横截面。图7B例示了图7A的CUTMOS的定性能带对准。图7C例示了图7A的CUTMOS的定性能带对准，其中费米能级是显而易见的。图7D例示了图7A的CUTMOS的定性能带对准，其中构造沟道区域以在价带和导带中具有梯度。图7E例示了图7D的CUTMOS的定性能带对准，其中费米能级是显而易见的。图7F例示了图7A的CUTMOS的定性能带对准，其中沟道区域包括两种或更多种超晶格或由两种或更多种超晶格组成。图7G例示了图7F的CUTMOS的定性能带对准，其中费米能级是显而易见的。图7H至图7M显示了具有按照图7F至图7G的能带对准的CUT-MOS器件在该CUT-MOS运行过程中的定性能带对准。图7H显示了对于在其之下T-NMOS的VDS(漏极电压减去源极电压)为＜0，和T-PMOS的VDS＞0的偏压条件且电子器件未向栅电极施加电能的能带对准。图7I显示了对于在其之下T-NMOS的VDS为＞0，和T-PMOS的VDS＜0的偏压条件且电子器件未向栅电极施加电能的能带对准。图7J显示了对于在其之下T-NMOS的VDS为＞0和T-NMOS的VGS(栅极电压减去源极电压)为＞0的偏压条件的能带对准。图7K显示了对于在其之下T-NMOS的VDS为＝0和T-NMOS的VGS为＞0的偏压条件的能带对准。图7L显示了对于在其之下T-PMOS的VDS为＜0和T-PMOS的VGS同样为＜0的偏压条件的能带对准。图7M显示了对于在其之下T-PMOS的VDS为＝0和T-PMOS的VGS为＜0偏压条件的CUT-MOS的能带对准。图7N是具有经连接以充当反相器的CUTMOS晶体管的系统的横截面。该系统包括按照图7A构造的第一CUTMOS晶体管和按照图7A构造的第二CUTMOS晶体管。图7O是包括在衬底上垂直构造的反相器的系统的横截面。图7P显示了按照图7N或图7O的系统的能带对准，其中电子器件已对该反相器加偏压，使得第二CUTMOS晶体管为开启且第一CUTMOS晶体管为关闭。图7Q显示了按照图7N或图7O的系统的能带对准，其中电子器件已对该反相器加偏压，使得第二CUTMOS晶体管为关闭且第一CUTMOS晶体管61为开启。图8A是包括电连接到晶体管上的光传感器的光电器件的横截面。图8B是包括电连接到晶体管上的光传感器的光电器件的横截面。图8C是包括电连接到晶体管上的光传感器的光电器件的横截面。图8D是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管(pinnedphotodiode)的光电器件的横截面。图8E是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。图8F是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面，所述NMOS晶体管包围所述光电二极管。图8G是图8F中显示的器件上的一部分组件的顶视图，用于例示图8F的横截面中显示的组件的相对位置。图8F中显示的横截面可以沿图8G中标记为F的线获取。图8H是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面，所述NMOS晶体管包围所述光电二极管。图8I是图8H中显示的器件上的一部分组件的顶视图，用于例示图8H的横截面中显示的组件的相对位置。图8H中显示的横截面可以沿图8I中标记为F的线获取。图8J显示了在绝缘体上覆硅(SOI)晶片上构建的图8D的器件。图8K显示了在绝缘体上覆硅(SOI)晶片上构建的图8E的器件。图8L显示了在绝缘体上覆硅(SOI)晶片上构建的图8F的器件。图8M显示了在绝缘体上覆硅(SOI)晶片上构建的图8H的器件。图8N至图8R例示了在薄膜SOI平台上构造的图8D至图8M的器件。图8N例示了在薄膜平台上或在超薄膜平台上构建的图8D或图8J的器件。图8O显示了图8N的器件的修改。图8P例示了在薄膜SOI平台上或在超薄膜SOI平台上构建的图8E或图8K的器件。图8Q例示了在薄膜SOI平台上或在超薄膜SOI平台上构建的图8F和图8G的器件或图8L的器件。图8R是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面，所述NMOS晶体管包围所述光电二极管。图9A显示了具有衬底的图8E的器件，所述衬底具有在钉扎层和第一区域之间提供电连通的次级钉扎层(secondarypinninglayer)。图9B是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面，所述NMOS晶体管包围所述光电二极管。图9C是图9B中显示的器件上的一部分组件的顶视图，用于例示图9B的横截面中显示的组件的相对位置。图9D是如图8H和图8I的情况下公开的那样修改的图9B和图9C的器件的横截面。图9E是经修改以使一个或更多个沟道延伸通过晶体管的源极区域的图9B和图9C的器件的横截面。图9F例示了经修改以包括在光吸收介质和源极区域之间的次级钉扎层的图8K的器件。图9G例示了经修改以包括在光吸收介质和源极区域之间的次级钉扎层的图8L的器件。图9H例示了经修改以包括在光吸收介质和源极区域之间的次级钉扎层的图8M的器件。图9I例示了经修改以包括多层衬底如绝缘体上覆硅(SOI)晶片的图9E的器件。图9J是包括多个层的钉扎层的实例。图10A是双异质结发光二极管的横截面。图10B例示了具有添加到图10A的双异质结发光二极管上的覆层(claddinglayer)的光源。图10C是具有经安置以在有源层内反射特定波长或波长范围的光栅的图10A的光源的横截面。图10D是经修改以包括光反射器的按照图10A的光源的横截面，安置所述光反射器以便在该器件内形成激光腔。图11A是包括电连接到晶体管上的光源的光电器件的横截面。图11B是包括电连接到晶体管上的光源的光电器件的横截面。图11C是包括电连接到晶体管上的光源的光电器件的横截面。图11D是包括电连接到晶体管上的光源的光电器件的横截面。图11E例示了适于包括在10A至图11D的任一种光源的增益介质或有源层中的材料的能带对准的实例。图12是两端负微分电阻(NDR)器件的实例的示意图。图13是在硅的(100)面上生长的表示为(Ge4C)5-(Ge5)5的超晶格晶胞的模拟能带结构。图14是在硅的(111)面上生长的表示为(Ge4C)5-(Ge5)5的超晶格晶胞的模拟能带结构。图15是在硅的(100)面上生长的表示为(Si4C)5-(Si5)1-(Ge5)1-(Si5)3-(Ge5)1-(Si5)1的超晶格晶胞的模拟能带结构。图16是在硅的(100)面上生长的表示为(Si4C)5-(Si5)2-(Ge5)1-(Si5)1-(Ge5)1-(Si5)2的超晶格晶胞的模拟能带结构。图17是在硅的(100)面上生长的表示为(Si4C)5-(Si5)2-(Ge5)1-(Si5)2-(Ge5)1-(Si5)1的超晶格晶胞的模拟能带结构。图18是在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)2的超晶格晶胞的模拟能带结构。图19是在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)4的超晶格晶胞的模拟能带结构。图20是在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)5的超晶格晶胞的模拟能带结构。图21是在硅的(111)面上生长的表示为(Ge4C)2-(Ge5)3的超晶格晶胞的模拟能带结构。图22是在硅的(111)面上生长的表示为(Ge4C)4-(Ge5)3的超晶格晶胞的模拟能带结构。图23是在硅的(100)面上生长的表示为(Si4C)4-(Ge5)3的超晶格晶胞的模拟能带结构。图24是在硅的(100)面上生长的表示为(Si4C)3-(Ge5)4的超晶格晶胞的模拟能带结构。图25是在硅的(100)面上生长的表示为(Si4C)2-(Ge5)2的超晶格晶胞的模拟能带结构。图26是在硅的(111)面上生长的表示为(Ge4C)3-(Si5)5的超晶格晶胞的模拟能带结构。图27是在硅的(100)面上生长的表示为(Ge4C)4-(Si5)2的超晶格晶胞的模拟能带结构。图28是在硅的(100)面上生长的表示为(Ge4C)4-(Si5)3的超晶格晶胞的模拟能带结构。图29是在硅的(111)面上生长的表示为(Ge4C)4-(Ge5)2的超晶格晶胞的模拟能带结构。图30是在硅的(111)面上生长的表示为(Ge4C)5-(Ge5)2的超晶格晶胞的模拟能带结构。图31是在硅的(111)面上生长的表示为(Ge4C)5-(Ge5)3的超晶格晶胞的模拟能带结构。图32是在硅的(111)面上生长的表示为(Ge4C)6-(Ge5)2的超晶格晶胞的模拟能带结构。图33是在硅的(111)面上生长的表示为(Ge4C)6-(Ge5)4的超晶格晶胞的模拟能带结构。图34是在硅的(111)面上生长的表示为(Ge4C)7-(Ge5)3的超晶格晶胞的模拟能带结构。图35是在硅的(111)面上生长的表示为(Ge4C)8-(Ge5)2的超晶格晶胞的模拟能带结构。图36是在硅的(111)面上生长的表示为(Si4C)2-(Ge5)3的超晶格晶胞的模拟能带结构。图37是在硅的(111)面上生长的表示为(Si4C)3-(Ge5)2的超晶格晶胞的模拟能带结构。图38是在硅的(111)面上生长的表示为(Si4C)3-(Ge5)3的超晶格晶胞的模拟能带结构。图39是在硅的(100)面上生长的表示为(Si4C)5-(Ge5)1-(Si5)5-(Ge5)1的超晶格晶胞的模拟能带结构。图40是在硅的(100)面上生长的表示为(Si4C)5-(Si5)5-(Ge5)2的超晶格晶胞的模拟能带结构。图41是在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)3的超晶格晶胞的模拟能带结构。图42是在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)7的超晶格晶胞的模拟能带结构。图43A是各向同性弛豫至其天然结晶晶格参数的表示为Si2Sn2C的超晶格晶胞的模拟能带结构。图43B是在硅的(100)面上生长的表示为Si2Sn2C的超晶格晶胞的模拟能带结构。图43C是在硅的(111)面上生长的表示为Si2Sn2C的超晶格晶胞的模拟能带结构。图43D是在硅的(110)面上生长的表示为Si2Sn2C的超晶格晶胞的模拟能带结构。图44是在硅的(110)面上生长的表示为(Si4C)4-(Si5)4的超晶格晶胞的模拟能带结构。描述本发明人已经发现，特定材料可用于形成超晶格，所述超晶格具有在适用于诸如光学、电子学和光电子学应用的范围内的带隙(它们中的一些是直接带隙)。由于硅普遍用于CMOS技术和/或由于硅中存在的低缺陷水平，通常合意的是在诸如硅的材料上生长这些超晶格。当在具有缺陷的表面上生长超晶格时，这些缺陷常常传播到超晶格自身中。但是，当缺陷水平提高时，超晶格的性能水平通常降低。当现有的超晶格在硅衬底上生长时，在衬底和超晶格之间通常需要晶格常数大于硅的晶格常数的弛豫缓冲层以实现直接带隙和实现至少部分应变补偿。这些缓冲层是附加的缺陷来源。当在诸如硅的衬底上生长时，许多公开的超晶格材料不需要这些缓冲层。因此，这些超晶格更可能具有降低的缺陷水平。此外，模拟结果表明，公开的超晶格材料可用于设计具有特定带隙特征的超晶格。本发明人已经令人惊讶地发现，公开的超晶格的一个或更多个平面可以是具有在布里渊区的Z点(和/或其等价的Y)处的价带顶的材料。在一些情况下，这些材料是直接带隙材料。在公开的超晶格中包含这些材料可以提供在除γ点之外的布里渊区的区域中的垂直跃迁(在k空间中)和跨异质结的垂直跃迁(在k空间中)，其中一种材料具有在Z点(和/或其等价的Y)处的导带底，且另一种材料具有也在Z点(和/或其等价的Y)处的价带顶，但是其中这些材料均不一定是直接带隙材料。图1A是超晶格体系的横截面。该超晶格体系包括安置在衬底12上的超晶格10。该超晶格10包括多个超晶格晶胞14。各超晶格晶胞14是可以重复以产生超晶格10的最小单元。各晶胞14包括布置在多个原子平面16中的原子，所述原子平面16各自平行或基本平行于在其上安置超晶格10的衬底12的表面，并且彼此平行或基本平行。可以使用下面的符号(CC1)ap1-(CC2)ap2…-(CCn)apn来表示超晶格晶胞14的组成，其中CCn代表原子平面n的化学组成，且apn代表具有CCn所表示的化学组成的原子平面16的数量。当apn大于1时，相关的原子平面16在超晶格晶胞14中彼此紧邻。例如，当apn大于1时，相关的原子平面16可以彼此共价结合。该超晶格晶胞14中的至少两个原子平面16具有不同的化学组成。该超晶格体系可以包括堆叠在该衬底12上的超过一种超晶格。图1B是具有在第二超晶格18和衬底12之间的超晶格10的超晶格体系的横截面。该第二超晶格18可以由不同于超晶格10的超晶格晶胞14构造。例如，第二超晶格18的式(CC1)ap1…-(CCn)apn可以不同于超晶格10。该衬底12可以包括安置在一个表面上的两个或更多个晶面20。图1C是具有带有安置在一表面上的多个晶面20的衬底12和在各不同面上的不同超晶格10的超晶格体系的横截面。结果，该衬底12的单一表面可以包括两种或更多种超晶格10。不同的超晶格10可以彼此相同或不同。例如，不同超晶格10的厚度中的晶胞数量可以相同或不同。作为另一实例，对于该衬底12上的两种或更多种超晶格10，该超晶格或超晶格晶胞14的化学组成可能是相同的，或者对该衬底12上的各超晶格10，其可以是不同的。例如，对该衬底12上的两种或更多种超晶格10，式(CC1)ap1…-(CCn)apn可能是相同的，或者对该衬底12上的各超晶格10，其可以是不同的。即使当同一衬底12上的两种超晶格10由具有相同化学组成和厚度的超晶格晶胞14构造时，该超晶格10具有不同的能带结构和带隙。这种差异是由于不同的超晶格在不同的晶面20上。例如，超晶格中包含的元素可以具有其主对称轴沿不同方向取向的最小能量椭球(minimumenergyellipsoid)。作为实例，超晶格可以包括Si和Ge。对于Si，该主轴沿[100]方向及其等价方向，且对于Ge，该主轴沿[111]方向及其等价方向。因此，使这些元素以及混入它们的超晶格向具有不同结晶取向的表面应变导致那些椭球的不同变形。其还导致提升了简并度，即结晶方向和在倒易空间中的相应方向(其在最小能量椭球方面等价)不再等价。因此，向不同晶面应变的相同超晶格组成具有不同的能带结构和不同的带隙。结果，在连续衬底上的不同超晶格可以具有不同的能带结构和不同的带隙，即使不同超晶格的超晶格晶胞具有相同的组成。图1C中显示的超晶格之间的物理间隙是任选的。在一些情况下，该间隙大于2纳米、10纳米、100纳米或1,000纳米和/或小于100微米、10微米或1微米。尽管在该间隙中显示了安置超晶格体系的环境气氛，气体、固体或液体可以安置在不同超晶格之间的间隙中。图1C中的虚线例示了在该衬底上不同晶体取向之间的界面。尽管该界面显示为延伸到衬底中贯穿该衬底的整个深度，但是该界面可以仅部分延伸到衬底中。同一衬底上不同超晶格的存在可用于提供相对于其它半导体材料如Si、SiGe无序合金、SiGeC无序合金等等具有不同的带隙和不同的能带对准的不同能带结构，其可用于诸如用于器件设计的带隙工程的应用，并特别是用于诸如二极管、光电二极管、激光器、晶体管(隧道-FET、HBT等等)、共振隧穿器件、电子(空穴)传输器件等等的器件。尽管图1C没有例示如图1B中所示的垂直布置的多种超晶格，但是在如图1C的衬底12上的一个或更多个不同面可以包括如图1B中所示的垂直布置的超晶格。图2提供了超晶格晶胞符号(CC1)ap1-(CC2)ap2…-(CCn)apn如何有关超晶格晶胞的结构的实例。图2中的虚线代表超晶格晶胞的物理界限。如从角落最为显而易见的那样，图2中的例示显示了位于超晶格晶胞外部的原子的部分。图2中显示的超晶格晶胞可以写成(Si4C)2-(Ge5)2。图2的超晶格晶胞显示了彼此紧邻的两层Si4C和彼此紧邻的两层Ge5。描述原子平面的化学组成所需的最小原子数量对不同的原子平面可以不同。例如，对于含有20％碳的硅-碳(即Si4C)的有序合金，最小原子数量5通过四个硅原子和一个碳原子相加给出。因此，五个原子是可以描述该原子平面的化学组成的最小原子数量。相反，仅由锗组成的原子平面的化学组成可以用单一原子描述。如果描述原子平面的组成所需的最小原子数量缩写为atommin，那么对于Si4C的atommin为5，且对于纯Ge的atommin为1。在超晶格晶胞符号(CC1)ap1-(CC2)ap2…-(CCn)apn中，各原子平面被处理为具有相同的原子数量。衍生自各不同原子平面的atommin的最小公倍数(lowestcommonmultiplier)设定了各其它原子平面中的原子数量。因此，在超晶格(Si4C)2-(Ge5)2中，该符号在各原子平面中使用5个原子，因为5是atommin＝5和atommin＝1的最小公倍数。结果，包括纯锗的原子平面的化学组成写成Ge5，尽管这些原子平面的化学组成可以用更少的原子书写。取决于在其上形成超晶格的表面取向，原子平面的数量可以与晶格平面的数量一致。这是在面心立方(FCC)晶格的(100)表面上形成的超晶格的情况。但是，对于在FCC晶格的(111)表面上形成的超晶格来说，一个晶格平面包含两个原子平面。因此，一个晶格平面可以包括一个或更多个原子平面。如从图1A至图1C显而易见的那样，该超晶格通常安置在衬底12上。表示为(CC1)1的原子平面是最接近该衬底的原子平面。例如，在表示为(Si4C)2-(Ge5)2的超晶格晶胞中，原子平面(Si4C)1是最接近该衬底的原子平面。在最接近该衬底的一个或更多个超晶格晶胞中，最接近该衬底的原子平面中的所有或一部分原子可以结合到该衬底上。因此，在图2中，在最接近衬底的一个或更多个超晶格晶胞中，在各原子平面(Si4C)1中的各碳和硅原子可以结合到该衬底的上表面上。该衬底可以是如图1A至图1C中所示的单层材料。例如，该衬底可以是体硅、体锗、或体硅-锗。尽管图1A至图1C例示该衬底是单层材料，但是该衬底可以包括多层材料。合适的衬底包括但不限于厚膜绝缘体上覆硅(SOI)、薄膜SOI、超薄膜(UTF)-SOI、薄膜绝缘体上覆锗(GOI)和超薄膜(UTF)-GOI、薄膜绝缘体上覆硅-锗和超薄膜(UTF)-绝缘体上覆硅-锗。该超晶格可以在衬底的表面上生长。生长方向在图2中标记为C。在其上生长该超晶格的表面可以具有不同于该超晶格的晶格常数的晶格常数。如上所述，本发明人已经发现，由该衬底的表面和连接的超晶格之间的晶格失配所导致的施加在该超晶格上的应变的量影响该超晶格的带隙。本发明人还发现，应变对用作超晶格的组分的多种材料、和对多种超晶格组成的影响随表面取向而改变。因此，该超晶格的带隙可以随在其上形成超晶格的衬底的表面而改变。适于生长公开的超晶格的衬底表面的实例包括面心立方晶格的(100)表面、面心立方晶格的(110)表面、面心立方晶格的(111)表面、面心立方晶格的(311)表面或面心立方晶格的(511)表面。合适的表面包括硅的(100)表面、硅的(110)表面、硅的(111)表面、硅的(311)表面、硅的(511)表面和锗的(100)表面、锗的(110)表面、锗的(111)表面、锗的(311)表面、锗的(511)表面。尽管上面的讨论针对在一种衬底上生长一种或更多种超晶格，但是一种或更多种超晶格也可以在具有可变晶格参数的衬底材料上生长，例如当超晶格在其上赝晶(pseudomorphically)生长的表面具有在该表面上的原子之间的变化的横向距离的时候。例如，一种或更多种超晶格可以生长在(鳍式MOSFET的)台面或鳍的侧壁、或MOSFET的沟道上。当超晶格的赝晶生长在具有可变的原子平面之间的距离的材料的侧壁上进行时，该超晶格随后处在双轴应变下。这种情况的实例将是在向Si应变的SiGe外延层的侧壁上赝晶生长的超晶格，其中Ge含量沿垂直方向(该SiGe层的外延生长的方向)改变。在这种情况下，该超晶格将向在垂直于该SiGe层的外延生长方向的方向上具有固定的原子平面之间距离和在该SiGe层的外延生长方向上具有可变的原子平面之间距离的结晶表面应变。当晶胞中原子平面的数量变得足够低，以使得该超晶格变成短周期超晶格时，量子效应导致该超晶格的带隙特性变得不同于长周期超晶格的带隙特性。例如，具有相同的构成材料总比例的两种超晶格，如Si4C和Ge，可以具有非常不同的带隙，如对于全部向Si的(111)表面应变的(Si4C)1-(Ge5)1、(Si4C)2-(Ge5)2、(Si4C)3-(Ge5)3、(Si4C)4-(Ge5)4、(Si4C)5-(Ge5)5的情况一样，其中第一种具有0.967eV的带隙，第二种具有0.595eV的带隙，且第三种具有0.312eV的带隙，且第四种具有0.795eV的带隙，且第五种具有0.218eV的带隙。为了利用该短周期超晶格的带隙特性，该超晶格晶胞可以具有少于5、10、20、30或40个原子平面。另外或或者，该超晶格晶胞和/或该超晶格可以具有小于5、10、20、30、40或50埃的厚度(在图1A中标记为T)。该超晶格晶胞的化学组成可以是结晶有序合金材料或结晶无序合金材料。当该超晶格晶胞的化学组成是有序合金材料时，在不同的超晶格晶胞中的各相应晶格点被相同元素的原子占据。当该超晶格晶胞的化学组成是无序合金材料时，不同的超晶格晶胞中的相应晶格点可能不被相同元素的原子占据。有序材料的原子平面是有序原子平面，并且无序材料的原子平面是无序原子平面。本发明人已经发现，包括有序材料的超晶格的能带结构不同于包括无序材料的超晶格的能带结构，即使当在无序和有序材料中的元素和元素的相对比例相同时也如此。适于一种或更多种无序原子平面的化学组成的实例包括但不限于无序合金，如Si1-xGex，其中x为大于或等于0和/或小于或等于1；Si1-yCy，其中y为大于或等于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25；Si1-zSnz，其中z为大于或等于0或0.01和/或小于或等于0.1；Ge1-zSnz，其中z为大于或等于0或0.01和/或小于或等于0.05；C1-zSnz，其中z为大于或等于0和/或小于1，并且在一个实例中z为0.20或0.25；Si1-x-zGexSnz，其中x为大于或等于0或0.1和/或小于或等于1且z为大于或等于0或0.01和/或小于或等于0.1；Si1-y-zCySnz，其中y为大于或等于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Ge1-y-zCySnz，其中y为大于或等于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；和Si1-x-y-zGexCySnz，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25且z为大于或等于0或0.01和/或小于或等于0.25；Si1-xPbx，其中x为大于或等于0.001或0.01和/或小于或等于0.1；Si1-x-yPbxCy，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Si1-x-y-zPbxCyGez，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95；Si1-x-y-z-tPbxCyGezSnt，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.85或0.95并且t为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-xPbx，其中x为大于或等于0.001或0.01和/或小于或等于0.1；Ge1-x-yPbxCy，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25；Ge1-x-y-zPbxCySnz，其中x为大于或等于0.001或0.01和/或小于或等于0.1且y为大于或等于0.001或0.01和/或小于或等于0.25且z为大于或等于0.001或0.01和/或小于或等于0.25。当原子平面是无序的时，在不同晶胞中的相应的原子平面可以具有不同比例的构成该原子平面的化学组成的不同元素。例如，在一个晶胞中的最低原子平面(lowestatomicplane)可以具有4个碳原子，而另一晶胞中的最低平面具有3个碳原子。结果，无序原子平面的化学组成跨平面取平均值。例如，具有Si0.5Ge0.5的化学组成(chemistry)的原子平面具有其中多个相应原子平面跨多个晶胞取平均值的化学组成，即使个别晶胞中的原子平面可能具有略微不同的化学组成。适于一个或更多个原子平面的化学组成的实例包括但不限于有序合金如Si4C、Ge4C、Sn4C、Si4Ge、Ge4Si、Si6C2、Ge6C2、Sn6C2、SiGe3C、Si2Ge2C、Si3GeC、SiSn3C、Si2Sn2C、Si3SnC、GeSn3C、Ge2Sn2C和Ge3SnC。适于一个或更多个原子平面的化学组成的其它实例包括但不限于元素如Si、Ge、C、Sn和Pb。该超晶格晶胞可以包括一个、超过一个、超过两个或超过三个各自具有上述化学组成中的一种的原子平面。该超晶格晶胞可以包括一个、超过一个、超过两个或超过三个各自具有上述化学组成中的一种的原子平面，并且在该超晶格中的至少一个所述原子平面包括碳。在一些情况下，该超晶格晶胞由各自具有上述化学组成中的一种的原子平面组成。在一些情况下，该超晶格晶胞由各自具有上述化学组成中的一种的原子平面组成，并且至少一个所述原子平面包括碳。在一些情况下，该超晶格晶胞中的原子平面是有序或无序的，并且所有或一部分原子平面包括碳。在一些情况下，该超晶格晶胞是有序或无序的，并包括由第IV族元素组成的原子平面和各自包括第IV族元素或由第IV族元素组成的化合物的原子平面，或由上述的由第IV族元素组成的原子平面和各自包括第IV族元素或由第IV族元素组成的化合物的原子平面组成。该超晶格晶胞中的原子平面中的一个、超过一个或全部可以是有序或无序的，并可以包括碳和一种或更多种其它第IV族元素或由碳和一种或更多种其它第IV族元素组成。作为实例，该超晶格晶胞中的原子平面中的一个、超过一个或全部可以是有序或无序的，并可以包括碳和一种或更多种选自硅、锗、锡和铅的其它元素或由碳和一种或更多种选自硅、锗、锡和铅的其它元素组成。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括碳和一种或更多种选自硅、锗、锡和铅的其它元素或由碳和一种或更多种选自硅、锗、锡和铅的其它元素组成，其中该超晶格晶胞具有小于或等于15、25、35或40的原子平面数量。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括碳和一种或更多种选自硅、锗、锡和铅的其它元素或由碳和一种或更多种选自硅、锗、锡和铅的其它元素组成，其中在所述一个、超过一个或全部原子平面中的取代碳原子的百分比超过10％、20％或30％。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括碳和一种或更多种选自硅、锗、锡和铅的其它元素或由碳和一种或更多种选自硅、锗、锡和铅的其它元素组成；该超晶格晶胞具有小于或等于10、15、25、35或40的原子平面数量；并且其中在所述一个、超过一个或全部原子平面中的取代碳原子的百分比超过10％、20％或30％。在一些情况下，该超晶格晶胞中的原子平面是有序或无序的，并且所有或一部分原子平面包括锡。例如，该超晶格晶胞中的原子平面中的一个、超过一个或全部可以是有序或无序的，并可以包括锡和一种或更多种其它第IV族元素或由锡和一种或更多种其它第IV族元素组成。作为实例，该超晶格晶胞中的原子平面中的一个、超过一个或全部可以是有序或无序的，并可以包括锡和一种或更多种选自硅、锗、铅和碳的其它元素或由锡和一种或更多种选自硅、锗、铅和碳的其它元素组成。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括锡和一种或更多种选自硅、锗、铅和碳的其它元素或由锡和一种或更多种选自硅、锗、铅和碳的其它元素组成，其中该超晶格晶胞具有小于或等于10、15、25、35或40的原子平面总数。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括锡和碳或由锡和碳组成，其中在所述一个、超过一个或全部原子平面中的取代碳原子的百分比超过15％、25％或35％。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括锡和一种或更多种选自硅、锗、铅和碳的其它元素或由锡和一种或更多种选自硅、锗、铅和碳的其它元素组成；该超晶格晶胞具有小于或等于10、15、25、35或40的原子平面数量；并且当所述一种或更多种其它元素包括碳时，在所述一个、超过一个或全部原子平面中的取代碳原子的百分比超过15％、25％或35％。在一些情况下，该超晶格晶胞中的原子平面是有序或无序的，并且所有或一部分原子平面包括铅。例如，该超晶格晶胞中的原子平面中的一个、超过一个或全部可以是有序或无序的，并可以包括铅和一种或更多种其它第IV族元素或由铅和一种或更多种其它第IV族元素组成。作为实例，该超晶格晶胞中的原子平面中的一个、超过一个或全部可以是有序或无序的，并可以包括铅和一种或更多种选自硅、锗、锡和碳的其它元素或由铅和一种或更多种选自硅、锗、锡和碳的其它元素组成。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括铅和一种或更多种选自硅、锗、锡和碳的其它元素或由铅和一种或更多种选自硅、锗、锡和碳的其它元素组成，其中该超晶格晶胞具有小于或等于10、15、25、35或40的原子平面总数。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括铅和碳或由铅和碳组成，其中在所述一个、超过一个或全部原子平面中的取代碳原子的百分比超过15％、25％或35％。在一些情况下，该超晶格晶胞中的原子平面中的一个、超过一个或全部是有序或无序的，并包括铅和一种或更多种选自硅、锗、锡和碳的其它元素或由铅和一种或更多种选自硅、锗、锡和碳的其它元素组成；该超晶格晶胞具有小于或等于10、15、25、35或40的原子平面数量；并且当所述一种或更多种其它元素包括碳时，在所述一个、超过一个或全部原子平面中的取代碳原子的百分比超过15％、25％或35％。包括具有一个或更多个包括碳的原子平面的有序合金的合适的超晶格晶胞的实例包括但不限于(Si4C)2-(Ge5)2、(Si4C)4-(Ge5)3、(Ge4C)5-(Ge5)5、(Ge4C)4-(Si5)2、(Ge4C)2-(Ge5)3、(Ge4C)3-(Ge5)2、(Ge4C)3-(Ge5)4、(Ge4C)3-(Ge5)5、(Ge4C)4-(Ge5)3、(Ge4C)4-(Ge5)2、(Ge4C)5-(Ge5)2、(Ge4C)5-(Ge5)3、(Ge4C)6-(Ge5)2、(Ge4C)6-(Ge5)4、(Ge4C)7-(Ge5)3、(Ge4C)8-(Ge5)2、(Si4C)2-(Ge5)3、(Si4C)3-(Ge5)2、(Si4C)3-(Ge5)3和(Si5)4-(Si4C)4。包括具有有序合金的超晶格的超晶格体系的实例包括但不限于在硅的(100)表面上的(Si4C)2-(Ge5)2、在硅的(100)表面上的(Si4C)4-(Ge5)3、在硅的(100)表面上的(Ge4C)5-(Ge5)5、在硅的(100)表面上的(Ge4C)4-(Si5)2、在硅的(110)表面上的(Si5)4-(Si4C)4、在硅的(111)表面上的(Ge4C)2-(Ge5)3、在硅的(111)表面上的(Ge4C)3-(Ge5)2、在硅的(111)表面上的(Ge4C)3-(Ge5)4、在硅的(111)表面上的(Ge4C)3-(Ge5)5、在硅的(111)表面上的(Ge4C)4-(Ge5)3、在硅的(111)表面上的(Ge4C)4-(Ge5)2、在硅的(111)表面上的(Ge4C)5-(Ge5)2、在硅的(111)表面上的(Ge4C)5-(Ge5)3、在硅的(111)表面上的(Ge4C)6-(Ge5)2、在硅的(111)表面上的(Ge4C)6-(Ge5)4、在硅的(111)表面上的(Ge4C)7-(Ge5)3、在硅的(111)表面上的(Ge4C)8-(Ge5)2、在硅的(111)表面上的(Si4C)2-(Ge5)3、在硅的(111)表面上的(Si4C)3-(Ge5)2、在硅的(111)表面上的(Si4C)3-(Ge5)3。具有一个或更多个包括锡的原子平面的合适的有序超晶格晶胞的实例包括但不限于(Si4C)m-(Sn4C)n，其中m为大于或等于1和/或小于或等于12且n为大于或等于1和/或小于或等于12。具有一个或更多个包括铅的原子平面的合适的有序超晶格晶胞的实例包括但不限于(Si4C)m-(Pb4C)n，其中m为大于或等于1和/或小于或等于12且n为大于或等于1和/或小于或等于12。下表1陈述了许多上述超晶格晶胞体系的带隙。表1有可能使用上述材料设计具有特定带隙的超晶格。图3比较了上述超晶格晶胞中的三种的价带和导带相对个别原子平面的价带和导带的模拟结果。例如，图3显示了Ge(使用(Ge5)4晶胞)和Si4C(使用(Si4C)4晶胞)相对于Si(使用(Si5)4晶胞)的价带和导带。Ge5和Si4C是用于构造超晶格4[(Si4C)2-(Ge5)2]、2[(Si4C)4-(Ge5)4]和(Si4C)8-(Ge5)8的各原子平面的化学组成。在图3中，Si5、Ge5、Si4C、4[(Si4C)2-Ge5)2]、2[(Si4C)4-(Ge5)4]和(Si4C)8-(Ge5)8在硅的(100)表面上生长。超晶格晶胞符号前的数字表明用于计算能带对准的晶胞数量。例如，4[(Si4C)2-(Ge5)2]表明4个超晶格晶胞厚的“超晶胞”，其中各晶胞表示为(Si4C)2-(Ge5)2。在图3中明显存在几个令人惊讶的结果。例如，现有研究表明，向硅(100)表面应变的交替硅和锗层的超晶格不能产生小于纯锗的带隙的带隙。但是，2[(Si4C)4-(Ge5)4]显示了低于纯锗的带隙的带隙。此外，向硅(100)表面应变的Si4C具有负带隙并因此以其块状形式(bulkform)为半金属，但是当其厚度仅为几个原子平面时，由于量子化效应，其变为正带隙半导体。但是，包括Si4C原子平面的超晶格可能具有正带隙，如在4[(Si4C)2-(Ge5)2]和2[(Si4C)4-(Ge5)4]的情况中所示。包括Si4C的其它超晶格的能带结构呈现在下文中，也具有正带隙。因此，该超晶格可以包括具有与负带隙相关的化学组成的一个或更多个晶格平面。例如，该超晶格可以包括当在相同衬底上生长时个别地具有负带隙的一个或更多个原子平面。用于产生图3的三种不同的超晶格晶胞各自具有相同的表面取向和相同的原子平面，但是具有不同的原子平面数量。由于量子效应，改变超晶格晶胞中的原子平面数量产生了极为不同的带隙。但是，细看该结果提供了另一令人惊讶的结果——在(Ge5)4和(Si4C)4的价带之间的水平下的价带。该价带保持在恒定水平，尽管(Ge5)4和(Si4C)4二者的原子平面数量在该超晶格晶胞中提高。令人惊讶地，该结果与导带的结果相反。当原子平面数量提高时，导带开始向Si4C的导带降低。该结果表明，(Si4C)原子平面主导了超晶格中的导带的水平，并且当(Si4C)原子平面数量提高时，该超晶格的导带接近(Si4C)4的导带。这些结果表明，有可能设计超晶格晶胞以便通过改变超晶格晶胞中的原子平面数量来实现特定的带隙和/或导带对准。使用诸如外延生长技术(包括外延赝晶生长)的技术，上述原子平面可以在衬底表面上生长。在一些情况下，通过使用化学气相沉积(CVD)来实现外延赝晶生长。如上所述，在该原子平面中使用碳可以导致该原子平面具有更接近合意的衬底(如硅)的晶格常数的晶格常数。这些晶格常数的近似性允许这些原子平面直接在衬底表面上生长。在CVD中，衬底表面暴露于一种或更多种挥发性前体，该前体在该衬底表面上反应和/或分解以产生所需材料。CVD技术可以在衬底表面上生长无序原子平面。为了实现上面公开的有序原子平面，该前体可以包括该原子平面所需的所有或一部分化学键。例如，适于在硅表面上形成Si4C的原子平面的前体包括但不限于C(SiH3)4、C(SiD3)4、(SiH3)2CH2和(SiD3)2CD2，其中“D”代表氘。适于在硅表面上形成Ge4C的原子平面的前体包括但不限于C(GeH3)4、C(GeD3)4、(GeH3)2CH2和(GeD3)2CD2。适于在硅表面上形成Sn4C的原子平面的前体包括但不限于C(SnH3)4、C(SnD3)4、(SnH3)2CH2和(SnD3)2CD2。适于在硅表面上形成Si6C2的原子平面的前体包括但不限于C2(SiH3)6、C2(SiD3)6、(SiH3)4C2H2和(SiD3)4C2D2。适于在硅表面上形成Ge6C2的原子平面的前体包括但不限于C2(GeH3)6、C2(GeD3)6、(GeH3)4C2H2和(GeD3)4C2D2。适于在硅表面上形成Sn6C2的原子平面的前体包括但不限于C2(SnH3)6、C2(SnD3)6、(SnH3)4C2H2和(SnD3)4C2D2。适于在硅表面上形成SiGe3C的前体包括但不限于C(SiH3)(GeH3)3和C(SiD3)(GeD3)3。适于在硅表面上形成Si3GeC的前体包括但不限于C(SiH3)3(GeH3)和C(SiD3)3(GeD3)。适于在硅表面上形成SiSn3C的前体包括但不限于C(SiH3)(SnH3)3和C(SiD3)(SnD3)3。适于在硅表面上形成Si3SnC的前体包括但不限于C(SiH3)3(SnH3)和C(SiD3)3(SnD3)。适于在硅表面上形成GeSn3C的前体包括但不限于C(GeH3)(SnH3)3和C(GeD3)(SnD3)3。适于在硅表面上形成Ge3SnC的前体包括但不限于C(GeH3)3(SnH3)和C(GeD3)3(SnD3)。适于在硅表面上形成Si2Ge2C的前体包括但不限于C(SiH3)2(GeH3)2和C(SiD3)2(GeD3)2。适于在硅表面上形成Si2Sn2C的前体包括但不限于C(SiH3)2(SnH3)2和C(SiD3)2(SnD3)2。适于在硅表面上形成Si2Ge2C的前体包括但不限于C(SiH3)2(GeH3)2和C(SiD3)2(GeD3)2。适于在硅表面上形成Ge2Sn2C的前体包括但不限于C(GeH3)2(SnH3)2和C(GeD3)2(SnD3)2。适于在硅表面上形成具有Si0.5Ge0.5化学计量的有序合金的前体包括但不限于SiH3GeH3、SiD3GeD3、(GeH3)2(SiH2)2、(GeD3)2(SiD2)2、GeH3(SiH2)2GeH3、GeD3(SiD2)2GeD3。适于在硅表面上形成具有Si0.5Sn0.5化学计量的有序合金的前体包括但不限于SiH3SnH3、SiD3SnD3、(SnH3)2(SiH2)2、(SnD3)2(SiD2)2、SnH3(SiH2)2SnH3、SnD3(SiD2)2SnD3。适于在硅表面上形成具有Sn0.5Ge0.5化学计量的有序合金的前体包括但不限于SnH3GeH3、SnD3GeD3、(GeH3)2(SnH2)2、(GeD3)2(SnD2)2、GeH3(SnH2)2GeH3、GeD3(SnD2)2GeD3。适于在硅表面上形成具有Si0.33Ge0.67化学计量的有序合金的前体包括但不限于(GeH3)3SiH、(GeD3)3SiD。适于在硅表面上形成具有Si0.67Ge0.33化学计量的有序合金的前体包括但不限于(SiH3)3GeH、(SiD3)3GeD。适于在硅表面上形成具有Si0.33Sn0.67化学计量的有序合金的前体包括但不限于(SnH3)3SiH、(SnD3)3SiD。适于在硅表面上形成具有Si0.67Sn0.33化学计量的有序合金的前体包括但不限于(SiH3)3SnH、(SiD3)3SnD。适于在硅表面上形成具有Ge0.67Sn0.33化学计量的有序合金的前体包括但不限于(GeH3)3SnH、(GeD3)3SnD。适于在硅表面上形成具有Ge0.33Sn0.67化学计量的有序合金的前体包括但不限于(SnH3)3GeH、(SnD3)3GeD。适于在硅表面上形成具有Si0.25Ge0.75化学计量的有序合金的前体包括但不限于(GeH3)3SiH、(GeD3)3SiD。适于在硅表面上形成具有Si0.75Ge0.25化学计量的有序合金的前体包括但不限于(SiH3)3GeH、(SiD3)3GeD。适于在硅表面上形成具有Si0.25Sn0.75化学计量的有序合金的前体包括但不限于(SnH3)3SiH、(SnD3)3SiD。适于在硅表面上形成具有Si0.75Sn0.25化学计量的有序合金的前体包括但不限于(SiH3)3SnH、(SiD3)3SnD。适于在硅表面上形成具有Ge0.25Sn0.75化学计量的有序合金的前体包括但不限于(SnH3)3GeH、(SnD3)3GeD。适于在硅表面上形成具有Sn0.25Ge0.75化学计量的有序合金的前体包括但不限于(GeH3)3SnH、(GeD3)3SnD。如上所述，超晶格体系可以如图1C的情况下公开的那样在共同的衬底上包括多种超晶格。当不同的超晶格要具有相同的化学组成时，不同的超晶格可以通过使用相同的外延生长步骤在共同的衬底上同时生长。如上所述，不同的超晶格将具有不同的能带结构，即使当它们具有共同的组成时。不同的超晶格之间的间隙可以通过在外延生长前在不同的晶面之间放置掩模来产生。合适的掩模包括但不限于硬掩模如氧化物和/或氮化物掩模。该超晶格的厚度在图1A中标记为T。在一些情况下，该超晶格的厚度受限于衬底表面的晶格常数和/或超晶格组分的晶格常数。如从图1A中显而易见的那样，该超晶格包括在不同晶体之间的多个界面。例如，存在衬底表面和该超晶格的第一原子平面之间的界面。还存在具有不同化学组成的原子平面之间的界面。在这些界面各自处存在晶格常数之间的差异。因此，各界面与晶格常数差相关。该晶格常数差可以跨该超晶格取和。当超晶格常数差的总和提高时，该超晶格变得更应变(strained)。该超晶格可以变得如此应变以致该超晶格破裂。发生破裂时的厚度称为临界厚度。因此，对于某些组成，超晶格的厚度可能受限于跨超晶格总厚度的超晶格常数差。在一些情况下，上述超晶格具有超过2、5或10个超晶格晶胞和/或小于100、200或400个超晶格晶胞的厚度。另外或或者，公开的超晶格可以具有超过5纳米或10纳米和/或小于50纳米、100纳米或200纳米的厚度。适于结合到衬底上的原子平面的晶格常数包括但不限于该衬底的晶格常数±该衬底的晶格常数的5％、10％或15％。另一方面，对于特定的超晶格组成，超晶格各成分的各原子平面的化学组成和原子平面数量的组合可能导致对该超晶格晶胞的至少部分应变补偿，由此提高临界厚度。如由下文陈述的实例将变得最为显而易见的那样，宽范围的能带结构和公开的超晶格组分之间可能的能带对准以及在该超晶格本身和单一超晶格组分之间可获得的对准对上述超晶格的应用提供了大的自由度。例如，上述超晶格在电子学、光学和光电子学领域具有许多应用。作为实例，上述超晶格可以用作激光器如半导体激光器、激光二极管和其它光源如发光二极管中的有源介质的全部或一部分；用作光传感器如光电二极管中的光吸收介质的全部或一部分；和/或用作选自常规金属氧化物-半导体场效应晶体管(MOSFET)，特别是隧道MOSFET的源极、沟道和漏极的一种或更多种组件，所述MOSFET最直接地作为垂直MOSFET或垂直隧道MOSFET实施，其中源极、沟道和漏极区域全部在同一外延生长流程/步骤中依次外延生长。上述超晶格的应用的实例是这些超晶格在晶体管如异质结双极晶体管(HBT)中的用途。图4A是异质结双极晶体管(HBT)的横截面。该异质结双极晶体管(HBT)包括安置在集电极32和发射极34之间的基极30，使得电荷在集电极32和发射极34之间流动通过该基极30。基极30与集电极32和发射极34二者直接物理接触。发射极电接触36与发射极34电连通。集电极电接触38与集电极32电连通。基极电接触40与基极30电连通。绝缘隔离片42位于各基极电接触40和发射极34之间，并可以在基极电接触40和发射极34之间提供电绝缘。该发射极电接触36、集电极电接触38和基极电接触40可用于在晶体管运行过程中向该晶体管施加电能。浅沟槽隔离结构44可以延伸到集电极32中。适于该隔离片42的材料包括但不限于介电材料如氧化硅。适于浅沟槽隔离结构的材料包括但不限于介电材料如氧化硅。适于集电极32的材料包括但不限于硅。适于发射极34的材料包括但不限于单晶硅(其可以以与形成基极层相同的生长顺序外延生长)和多晶硅(通常在基极层顶部上形成单层厚氧化硅后沉积)。基极30可以包括一种或更多种公开的超晶格和/或一个或更多个公开的超晶格体系或由一种或更多种公开的超晶格和/或一个或更多个公开的超晶格体系组成。公开的超晶格可以提供更小的载荷子质量和更高的迁移率，导致该晶体管的更高的渡越时间频率(Ft)和最大振荡频率(Fmax)的值。当与常规无序合金相比时，还存在该超晶格可以降低基极中的应变的可能性。当图4A的晶体管是NPN异质结双极晶体管(HBT)时，该发射极34可以经掺杂以便为n型发射极，该基极30可以经掺杂以便为p型基极，且该集电极32可以经掺杂以便为n型集电极。采用公开的超晶格可能的多种能带对准开启了制造PNP异质结双极晶体管(HBT)的可能性。当图4A的晶体管是PNP异质结双极晶体管(HBT)时，该发射极34可以可经掺杂以便为p型发射极，该基极30可以经掺杂以便为n型基极，且该集电极32可以经掺杂以便为p型集电极。当超晶格用作双极晶体管(HBT)的基极30时，该集电极32可以充当用于外延生长的衬底。例如，该超晶格可以在该集电极32上生长。在一些情况下，该发射极34包括一种或更多种公开的超晶格和/或一个或更多个公开的超晶格体系或由一种或更多种公开的超晶格和/或一个或更多个公开的超晶格体系组成，和/或该基极30包括一种或更多种公开的超晶格和/或一个或更多个公开的超晶格体系或由一种或更多种公开的超晶格和/或一个或更多个公开的超晶格体系组成。因此，在一些情况下，该发射极34可以在该基极30上生长。如上所述，衬底表面可以包括多个晶面。该特征可用于将PNP异质结双极晶体管(HBT)和NPN异质结双极晶体管(HBT)二者集成到同一衬底上。图4B是包括建立在同一衬底上的多个异质结双极晶体管(HBT)的超晶格体系的横截面。深沟槽隔离结构46可以延伸到集电极32中以便使相邻晶体管彼此电绝缘。适于该深沟槽隔离结构的材料包括但不限于介电材料如氧化硅。图4B中例示的掺杂图案显示，一个HBT是NPNHBT，且另一个HBT是PNPHBT。不同的HBT的基极30中包含的超晶格可以是相同或不同的。即使当不同的HBT的基极30中包含的超晶格的晶胞具有相同的化学式时，该超晶格也将不同地受应变的影响，并将因此具有不同的能带结构。该特征允许用作不同HBT的基极30的超晶格被调整为该HBT所需的能带结构。不同的HBT的基极30中包含的超晶格无需在该表面的不同面上生长。在这种情况下，该超晶格可以不同，以便提供具有不同于PNPHBT的基极30的功能的NPNHBT的基极30。尽管在图4B的情况下公开的晶体管使用具有多个晶面的衬底，但是在同一衬底上集成NPNHBT和PNPHBT不需要存在多个晶面，尽管多个晶面的存在增加了带隙和能带偏移工程的机会。上述超晶格在晶体管中的应用的另一实例是这些超晶格在场效应晶体管(FET)诸如，如金属氧化物半导体场效应晶体管(MOSFET)中的用途。例如，上述超晶格可以充当MOSFET的源极、漏极和沟道中的一种或更多种。图5A是垂直MOSFET的横截面。该MOSFET包括安置在基底衬底48上的组件。该组件包括安置在第一区域52和第二区域54之间的沟道50，使得在该晶体管运行过程中电荷在第一区域52和第二区域54之间流动通过该沟道50。该沟道50可以与第一区域52和第二区域54二者直接物理接触。第一区域52可以是该晶体管的漏极或源极。第二区域54可以是该晶体管的漏极或源极。当第一区域52是该晶体管的漏极时，第二区域54是源极，并且当第一区域52是该晶体管的源极时，第一区域52是漏极。第一区域52、第二区域54和沟道50可以各自为不同的材料。栅绝缘层56安置在栅电极58和沟道50之间。该栅绝缘层56也可以安置在第一区域52和栅电极58之间以及栅电极58和第二区域54之间。尽管未例示，但是该晶体管可以包括与栅电极58电连通的端子、与第一区域52电连通的端子、和与第二区域54电连通的端子。电子器件(未显示)可以与各端子电连通，并可以构造成向该端子施加电能以运行该晶体管。适于栅绝缘层56的材料包括但不限于介电材料如氧化硅、氧氮化硅、高K金属氧化物和金属氧氮化物材料，诸如例如，Hf氧化物、Al氧化物、金属合金氧化物如HfAl氧化物和HfAlZr氧化物。适于栅电极58的材料包括但不限于导电材料如高度掺杂的多晶硅(poly-silicon)、金属如Al、Cu等等，其可以与栅绝缘层直接接合(interface)，或可以沉积在阻挡金属(barriermetal)上，所述阻挡金属安置在栅氧化层和栅电极中间。除了提供物理-化学屏障以减少金属栅电极和栅绝缘层之间的化学反应的机会之外，“阻挡金属”如TiN、TiSiN、TaN、WN及其它可用于设计强烈影响该MOSFET的阈值电压(VT)的功函数。适于该基底衬底48的材料包括但不限于表面具有一种或更多种结晶取向的硅和表面具有一种或更多种结晶取向的锗。公开的超晶格可以充当选自第一区域52、第二区域54和沟道50的组件中的任意一种、任意两种或全部三种。例如，选自第一区域52、第二区域54和沟道50的一种、两种或三种组件可以各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。在一些情况下，该组件中的两种或三种各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。当组件包括多种超晶格时，该超晶格可以如图1B的情况下公开的那样堆叠。选自第一区域52、第二区域54和沟道50的组件中的一种或两种可以包括块状半导体材料或由块状半导体材料组成。在一些情况下，该组件中的三种包括块状半导体材料，并且该组件中的一种或更多种包括一种或更多种公开的超晶格。在一些情况下，该组件中的一种包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成，且另外两种组件各自排除任何超晶格或排除任何包括碳的超晶格。在一些情况下，该组件中的两种包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成，并且剩余组件排除任何超晶格或排除任何包括碳的超晶格。在组件排除任何超晶格或排除任何包括碳的超晶格的情况下，该组件可以包括块状半导体或由块状半导体组成，该块状半导体为单元素半导体或多元素半导体。合适的块状材料包括但不限于Si；以下的无序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1；Si1-yCy，其中y为大于或等于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25。在一个实例中，公开的超晶格充当第一区域52和/或沟道50。在另一实施例中，公开的超晶格充当第一区域52和/或沟道50，并且一种或更多种块状无序合金充当剩余的组件。在超晶格体系中公开的衬底12可以充当基底衬底48。或者，第一区域52或沟道50可以充当公开的超晶格体系之一的衬底。结果，第一区域52、第二区域54和沟道50可以均在基底衬底48上外延生长。例如，第一区域52可以在基底衬底48上外延生长，沟道50可以在第一区域52上外延生长，且第二区域可以均在沟道50上外延生长。公开的构造的其它优点包括通过异质结和在外延生长过程(其可以是单层自限性生长过程)中以原子层精度限定的掺杂分布来控制临界尺寸，而不是依赖于包括光刻和蚀刻的图案化工艺步骤。此外，多种多样的带隙大小和具有不同组成的超晶格之间以及超晶格和诸如硅和锗的材料之间的能带偏移提供了大得多的用于MOSFET的不同区域的带隙工程的参数空间。图5A的晶体管可以是PMOS晶体管或NMOS晶体管。例如，当第一区域52经掺杂以便为p型第一区域，沟道50经掺杂以便为n型沟道，并且第二区域54经掺杂以便为p型第二区域时，得到PMOS晶体管。当第一区域52经掺杂以便为n型第一区域、沟道50经掺杂以便为p型沟道，并且第二区域54经掺杂以便为n型第二区域时，得到NMOS晶体管。如上所述，衬底表面可以包括多个晶面。该特征可用于将NMOS和PMOS晶体管二者集成到同一基底衬底48上，或甚至将不同的NMOS晶体管集成到同一基底衬底48上，或将不同的PMOS晶体管集成到同一基底衬底48上。图5B是在同一基底衬底48上包括多个MOSFET的超晶格体系的横截面。深沟槽隔离结构或浅沟槽隔离结构60可以延伸到基底衬底48中以便使相邻晶体管彼此电隔离。基底衬底48包括安置在表面上的两个或更多个晶面20。该晶面可以不同，并且该深沟槽隔离结构或浅沟槽隔离结构60可以安置在不同的晶面之间。适于该深沟槽隔离结构或浅沟槽隔离结构60的材料包括但不限于介电材料如氧化硅。图5B中显示的MOSFET中的一个可以是NMOS晶体管，并且另一个MOSFET可以是PMOS晶体管。或者，图5B中显示的两个MOSFET可以均是NMOS晶体管，或者图5B中显示的两个MOSFET可以均是PMOS晶体管。包含在各不同的MOSFET中的一种或更多种超晶格可以是相同或不同的。即使当不同的晶体管中的一种或更多种组件(第一区域52、第二区域54和沟道50)中包含的超晶格的晶胞具有相同的化学式时，由于它们在其上外延生长的结晶表面的不同晶体取向，应变对该超晶格的能带结构的影响也将不同。因此，这些超晶格将具有一种、两种、三种或超过三种的选自不同的带隙类型(直接对间接)、不同的带隙大小、不同的电子和空穴有效质量、不同的振子强度和不同的本征载流子浓度的不同特征。结果，包含它们的器件将具有不同的性能特性。由于在不同晶面上的在该MOSFET中的相同超晶格提供不同的能带结构和/或能带对准，相同的外延生长步骤可用于产生具有不同特性和性能水平的MOSFET。这样的优点包括，制造具有带隙大小不同的关键区域(keyregion)的MOSFET的可能性，以及因此在不同的工作电压下运行的能力。尽管图5A和图5B显示了第一区域52结合到基底衬底48上，但是第二区域54可以结合到该基底衬底48上。例如，第二区域54可以在基底衬底48上生长，并且沟道50可以随后在第二区域54上生长，并且第一区域可以随后在沟道上生长。尽管在图5B的情况下公开的晶体管使用具有多个晶面的衬底，但是在同一衬底上集成NMOS晶体管和PMOS晶体管不需要存在多个晶面，尽管多个晶面的存在增加了带隙和能带偏移工程的机会。上述超晶格在晶体管中的应用的另一实例是该超晶格在场效应晶体管(FET)如隧道金属氧化物-半导体场效应晶体管(TMOSFET)中的用途。例如，上述超晶格可以充当隧道MOSFET的源极、漏极和沟道50中的一种或更多种。图6A是隧道MOSFET的横截面。该TMOSFET包括安置在基底衬底48上的组件。该组件包括沟道50、第一区域52和第二区域54，布置所述沟道50、第一区域52和第二区域54以使得在该晶体管运行过程中电荷在第一区域52和第二区域54之间流动通过该沟道50。该沟道50位于第一区域52和第二区域54之间。该沟道50可以与第一区域52和第二区域54二者直接物理接触。第一区域52可以是源极，并且第二区域54可以是漏极。该沟道50和第二区域54可以是相同的材料或可以是不同的材料。当沟道50和第二区域54是相同的材料时，它们可以经不同地掺杂。例如，该沟道50和第二区域54可以是相同的材料，而沟道50是未经掺杂的，并且第二区域54经掺杂以便为p型第二区域或经掺杂以便为n型第二区域。栅绝缘层56安置在栅电极58和沟道50之间。该栅绝缘层56也可以安置在第一区域52和栅电极58之间以及栅电极58和第二区域54之间。尽管未例示，但是该晶体管可以包括与栅电极58电连通的端子、与第一区域52电连通的端子、和与第二区域54电连通的端子。电子器件(未显示)可以与各端子电连通，并可以构造成向该端子施加电能以运行该晶体管。适于栅绝缘层56的材料包括但不限于介电材料如氧化硅、氧氮化硅、高K金属氧化物和金属氧氮化物材料如Hf氧化物、Al氧化物，以及金属合金氧化物如HfAl氧化物和HfAlZr氧化物。适于栅电极的材料包括但不限于导电材料如高度掺杂的多晶硅、金属如Al、Cu等等，其可以与栅绝缘层直接接合，或可以沉积在阻挡金属上，所述阻挡金属安置在栅氧化层和栅电极中间。除了提供物理-化学屏障以减少金属栅电极和栅绝缘层之间的化学反应的机会之外，“阻挡金属”如TiN、TiSiN、TaN、WN及其它可用于设计强烈影响该MOSFET的阈值电压(VT)的功函数。适于该基底衬底48的材料包括但不限于表面具有一种或更多种结晶取向的硅和表面具有一种或更多种结晶取向的锗。公开的超晶格可以充当选自第一区域52、第二区域54和沟道50的组件中的任意一种、任意两种或全部三种。例如，选自第一区域52、第二区域54和沟道50的一种、两种或三种组件可以各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。在一些情况下，该组件中的两种或三种各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。当组件包括多种超晶格时，该超晶格可以如图1B的情况下公开的那样堆叠。选自第一区域52、第二区域54和沟道50的组件中的一种或两种可以包括块状半导体材料或由块状半导体材料组成。在一些情况下，该组件中的三种包括块状半导体材料，并且该组件中的至少一种包括一种或更多种公开的超晶格。在一些情况下，该组件中的一种包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成，并且另外两种组件各自排除任何超晶格或排除任何包括碳的超晶格。在一些情况下，该组件中的两种包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成，并且剩余组件排除任何超晶格或排除任何包括碳的超晶格。在组件排除任何超晶格或排除任何包括碳的超晶格的情况下，该组件可以包括一种或更多种块状半导体或由一种或更多种块状半导体组成。合适的块状材料包括但不限于Si；以下的无序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1；Si1-yCy，其中y为大于或等于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25。在一个实例中，公开的超晶格充当第一区域52和/或沟道50。在另一实施例中，公开的超晶格充当第一区域52和/或沟道50，并且一种或更多种块状无序合金充当剩余的组件。基底衬底48可以充当公开的超晶格体系之一的衬底。或者，第一区域52或沟道50可以充当公开的超晶格体系之一的衬底。结果，第一区域52、第二区域54和沟道50可以均在基底衬底48上外延生长。公开的构造的其它优点包括通过异质结和在外延生长过程(其可以是单层自限性生长过程)中以原子层精度限定的掺杂分布来控制临界尺寸，而不是依赖于包括光刻和蚀刻的图案化工艺步骤。此外，多种多样的带隙大小和具有不同组成的超晶格之间以及超晶格和诸如硅和锗的材料之间的能带偏移提供了大得多的用于MOSFET的不同区域的带隙工程的参数空间。特别是对于隧道MOSFET，本发明的超晶格提供对于设计隧道NMOSFET和隧道PMOSFET二者所必需的带隙和能带偏移，二者均向同一基底衬底48应变，可能向不同的晶体表面取向应变，而不需要使任一器件的任何区域向具有其它晶格常数的材料应变。图6A的晶体管可以是PMOS晶体管或NMOS晶体管。例如，当第一区域52经掺杂以便为n型第一区域，沟道50未经掺杂以便为本征沟道，并且第二区域54经掺杂以便为p型第二区域时，得到PMOS晶体管。当第一区域52经掺杂以便为p型第一区域、沟道50未经掺杂以便为本征沟道，并且第二区域54经掺杂以便为n型第二区域时，得到NMOS晶体管。图6B和图6C例示了当电子器件未向该晶体管施加电能时，NMOS隧道MOSFET的价带和导带的相对位置。图6C是图6B显示的价带和导带的更现实版本。材料界面和费米能级的影响在图6C中显而易见。当需要NMOS隧道MOSFET时，选择该晶体管中包含的一种或更多种超晶格以提供如图6B和/或图6C中所示的相对导带和价带。特别地，可以选择超晶格，使得在第一区域和沟道区域之间的界面处，该第一区域的价带值减去该沟道的导带值(ΔFC)是负值，其绝对值提供了从第一区域的价带向沟道区域的导带中的隧穿开始发生时的阈值所需的值。此外，可以选择超晶格，使得在第一区域和沟道区域之间的界面处，第一区域的价带的顶部和沟道区域的导带的底部出现在布里渊区的相同k点处，由此使得隧穿过程在k空间中“垂直”。对于远离第一区域和沟道区域之间的界面的非均匀沟道而言，第一区域的价带的顶部和沟道区域的导带的底部无需出现在布里渊区的相同k点处。图6D和图6E例示了当电子器件未向该晶体管施加电能时，PMOS隧道MOSFET的价带和导带的相对位置。图6E是图6D显示的价带和导带的更现实版本。材料界面和费米能级的影响在图6E中显而易见。当需要PMOS隧道MOSFET时，选择该晶体管中包含的一种或更多种超晶格以提供如图6D和/或图6E中所示的相对导带和价带。尽管用第IV族材料还未实现图6D和/或图6E的定性能带对准，但是使用上述超晶格能够实现的宽范围的能带结构使得这些定性能带对准成为可能。特别地，可以选择超晶格，使得在第一区域和沟道区域之间的界面处，该第一区域的导带值减去该沟道的价带值(ΔFC)是正值，其绝对值提供了从第一区域的导带向沟道区域的价带中的隧穿开始发生时的阈值所需的值。此外，可以选择超晶格，使得在第一区域和沟道区域之间的界面处，第一区域的导带的顶部和沟道区域的价带的底部出现在布里渊区的相同k点处，以使得隧穿过程在k空间中“垂直”。对于远离第一区域和沟道区域之间的界面的非均匀沟道而言，第一区域的导带的顶部和沟道区域的价带的底部无需出现在布里渊区的相同k点处。可以改善隧道FET的性能的一个因素是提高或最大化能带-能带隧穿概率。当能带间隧穿在k空间中是“垂直的”时，也就是说，价带的顶部和导带的底部出现在BZ的相同k点处时，隧穿概率提高。对于NMOS而言，当源极区域的价带(VB)的顶部和沟道的导带(CB)的底部存在于BZ的相同k点处时这会发生。相反，对于PMOS器件而言，源极区域的CB的底部和沟道的VB的顶部也可以位于BZ的相同k点处。这些要求当两个区域均由在k空间中的相同点处具有能带极值的直接带隙材料制成时可以被满足，所述相同点通常为BZ的中心(γ点)，但在概念上其可能在另一点处，如在使用至少一种硅相容性半导体材料(Si2Sn2C有序合金)的情况下，其中VB的顶部在BZ的X点处，而不是在BZ中心的更常见的γ点。另外，源极和沟道可以各自为间接带隙材料，当跨第一区域和沟道之间并由此在两种不同材料之间的界面的能带间跃迁(隧穿)本身是直接的时。如上所述，衬底表面可以包括多个晶面。该特征可用于将隧道NMOS和隧道PMOS晶体管二者集成到同一基底衬底48上，或甚至将不同的隧道NMOS晶体管集成到同一基底衬底48上或将不同的隧道PMOS晶体管集成到同一基底衬底48上。图6F是在同一基底衬底48上包括多个隧道MOSFET的超晶格体系的横截面。深沟槽隔离结构或浅沟槽隔离结构60可以延伸到基底衬底48中以便使相邻晶体管彼此电绝缘。适于该深沟槽隔离结构或浅沟槽隔离结构60的材料包括但不限于介电材料如氧化硅。图6F中显示的隧道MOSFET中的一个可以是NMOS晶体管，并且另一个MOSFET可以是PMOS晶体管。或者，图6F中显示的两个隧道MOSFET可以均是NMOS晶体管，或者图6F中显示的两个隧道MOSFET可以均是PMOS晶体管。包含在各不同的隧道MOSFET中的一种或更多种超晶格可以是相同或不同的。即使当不同的晶体管的一种或更多种组件(第一区域52、第二区域54和沟道)中包含的超晶格的晶胞具有相同的化学式时，由于它们在其上外延生长的结晶表面的不同晶体取向，应变对该超晶格的能带结构的影响也将不同。因此，这些超晶格将具有一种、两种、三种或超过三种的选自不同的带隙类型(直接对间接)、不同的带隙大小、不同的电子和空穴有效质量、不同的振子强度、不同的本征载流子浓度的不同特征。结果，包括它们的器件将具有不同的性能特性。由于在不同晶面上的在该隧道MOSFET中的相同超晶格提供不同的能带结构和/或能带对准，相同的外延生长步骤可用于产生具有不同特性和性能水平的隧道MOSFET。这样的优点包括，制造具有带隙大小不同的关键区域的隧道MOSFET，以及因此在不同的工作电压下运行的能力。尽管图6A和图6F显示了第一区域52结合到基底衬底48上，但是第二区域54可以结合到该基底衬底48上。例如，第二区域54可以在基底衬底48上生长。尽管在图6F的情况下公开的晶体管使用具有多个晶面的衬底，但是在同一衬底上集成隧道NMOS和隧道PMOS不需要存在多个晶面，尽管多个晶面的存在增加了带隙和能带偏移工程的机会。上述超晶格还可用于产生互补单极隧道MOSFET(CUTMOS)。CUTMOS可以作为n型隧道MOSFET或作为p型隧道MOSFET运行，取决于施加的偏压。图7A是CUTMOS的横截面。该CUTMOS包括安置在基底衬底48上的组件。该组件包括沟道50、第一区域52和第二区域54，布置所述沟道50、第一区域52和第二区域54以使得在该晶体管运行过程中电荷在第一区域52和第二区域54之间流动通过该沟道50。该沟道50位于第一区域52和第二区域54之间。该沟道50可以与第一区域52和第二区域54二者直接物理接触。当作为隧道NMOS晶体管运行该CUTMOS时，第一区域用作源极，并且第二区域用作漏极。相反，当作为隧道PMOS晶体管运行该CUTMOS时，第一区域用作漏极，并且第二区域用作源极。第一区域、第二区域和沟道可以是不同的材料。该沟道可以具有变化的组成和/或可以由多种材料组成。栅绝缘层56安置在栅电极58和沟道50之间。该栅绝缘层56也可以安置在第一区域52和栅电极58之间以及栅电极58和第二区域54之间。尽管未例示，但是该晶体管可以包括与栅电极58电连通的端子、与第一区域52电连通的端子、和与第二区域54电连通的端子。电子器件(未显示)可以与各端子电连通，并可以构造成向该端子施加电能以便运行该晶体管。适于栅绝缘层56的材料包括但不限于介电材料如氧化硅、氧氮化硅、高K金属氧化物和金属氧氮化物材料如Hf氧化物和Al氧化物、以及金属合金氧化物如HfAl氧化物和HfAlZr氧化物。适于栅电极58的材料包括但不限于导电(材料)如氧化硅、介电材料如高度掺杂的多晶硅、金属如Al、Cu等等，其可以与栅绝缘层直接接合，或可以沉积在阻挡金属上，所述阻挡金属安置在栅氧化层和栅电极中间。除了提供物理-化学屏障以避免金属栅电极和栅绝缘层之间任何化学反应的机会之外，“阻挡金属”如TiN、TiSiN、TaN、WN及其它可用于设计强烈影响该MOSFET的阈值电压(VT)的功函数。适于该基底衬底48的材料包括但不限于硅和锗。公开的超晶格可以充当选自第一区域52、第二区域54和沟道50的组件中的任意一种、任意两种或全部三种。例如，选自第一区域52、第二区域54和沟道50的一种、两种或三种组件可以各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。在一些情况下，该组件中的两种或三种各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。当组件包括多种超晶格时，该超晶格可以如图1B的情况下公开的那样堆叠。选自第一区域52、第二区域54和沟道50的组件中的一种或两种可以包括块状半导体材料或由块状半导体材料组成。在一些情况下，该组件中的三种包括块状半导体材料，并且该组件中的一种或更多种包括一种或更多种公开的超晶格。在一些情况下，该组件中的一种包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成，并且另外两种组件各自排除任何超晶格或排除任何包括碳的超晶格。在一些情况下，该组件中的两种包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成，并且剩余组件排除任何超晶格或排除任何包括碳的超晶格。在组件排除任何超晶格或排除任何包括碳的超晶格的情况下，该组件可以包括一种或更多种块状半导体或由一种或更多种块状半导体组成。合适的块状材料包括但不限于Si；以下的无序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1；Si1-yCy，其中y为大于或等于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1且y为大于或等于0或0.01和/或小于或等于0.25。在一个实例中，公开的超晶格充当第一区域52和/或沟道50。在另一实施例中，公开的超晶格充当第一区域52和/或沟道50，并且一种或更多种块状无序合金充当剩余的组件。基底衬底48可以充当公开的超晶格体系之一的衬底。或者，第一区域52或沟道50可以充当公开的超晶格体系之一的衬底。结果，第一区域52、第二区域54和沟道50可以均在基底衬底48上外延生长。公开的构造的其它优点包括能够在单一器件结构中具有互补隧道MOSFET，其作为隧道NMOS或作为隧道PMOS的运行通过向同一器件结构施加的电压来控制，并因此可以被动态地重新配置(reconfigure)。因为可以用单一结构实现互补操作，所以制造流程被显著简化，具有更低的生产成本和更高的产率的益处。第一区域52经掺杂以便为p型第一区域，沟道50未经掺杂以便为本征沟道，并且第二区域54经掺杂以便为n型第二区域。当器件作为隧道NMOS运行时，第一区域52充当源极，其在电子器件施加合适的栅极电压时(即VGS＞0，其中VGS是栅极处点电压减去源极处的电压)将电子注入沟道50中。当电子器件施加相反的极性时(即VGS＜0)时，第一区域52收集空穴并充当隧道PMOS的漏极。当器件作为隧道PMOS运行时，第二区域54充当源极，其在电子器件施加合适的栅极电压时(即VGS＜0)将空穴注入沟道50中。当电子器件施加相反的极性时(即VGS＞0)，第一区域52收集电子并充当NMOS的漏极。CUTMOS作为隧道NMOS晶体管或作为隧道PMOS晶体管运行的能力是选择组件以便实现定性能带对准(如图7B或图7C的定性能带对准)的结果。图7B和图7C例示了当电子器件未向晶体管施加电能时，CUTMOS的价带和导带的相对位置。图7C是图7B显示的价带和导带的更现实版本，因为材料界面和费米能级的影响在图7C中显而易见。尽管使用传统晶体管材料还未实现图7B和图7C的定性能带对准，但是使用上述超晶格能够实现的宽范围的能带结构使得这些定性能带对准成为可能。选择超晶格，使得第二区域导带的能量小于沟道导带的能量，所述沟道导带的能量小于第一区域导带的能量，并且第二区域价带的能量小于沟道价带的能量，所述沟道价带的能量小于第一区域价带的能量。此外，选择超晶格，使得在第一区域和沟道区域之间的界面处，该第一区域的价带值减去该沟道的导带值(ΔFC)是负值，其绝对值提供了从第一区域的价带向沟道区域的导带中的隧穿开始发生时的阈值所需的值。此外，选择超晶格，使得在第二区域和沟道区域之间的界面处，该第二区域的导带值减去该沟道的价带值(ΔSC)是正值，其绝对值提供了从第二区域的导带向沟道区域的价带中的隧穿开始发生时的阈值所需的值。此外，可以选择超晶格，使得在第一区域和沟道区域之间的界面处，第一区域的价带的顶部和沟道区域的导带的底部出现在布里渊区的相同k点处，使得隧穿过程在k空间中“垂直”。对于远离第一区域和沟道区域之间的界面的非均匀沟道而言，第一区域的价带的顶部和沟道区域的导带的底部无需出现在布里渊区的相同k点处。此外，在第二区域和沟道区域之间的界面处，第二区域的导带的底部和沟道区域的价带的顶部出现在布里渊区的相同k点处，使得隧穿过程在k空间中“垂直”。对于远离第二区域和沟道区域之间的界面的非均匀沟道而言，第二区域的导带的底部和沟道区域的价带的顶部无需出现在布里渊区的相同k点处。图7C中显示的在沟道右侧的导带的向上弯曲是不合意的，因为当沟道50的导带中的电子接近第二区域54时，该向上弯曲充当电子进一步运动的屏障。这种困难可以通过构造CUTMOS的组件以实现如图7D或图7E的定性能带对准来解决。图7D和图7E例示了当电子器件未向晶体管施加电能时，CUTMOS的价带和导带的相对位置。图7E是图7D显示的价带和导带的更现实版本，因为材料界面和费米能级的影响在图7E中显而易见。沟道导带和沟道价带的能量具有梯度，选择所述梯度使得当沟道50接近第二区域54时能级下降。特别地，沟道导带的梯度下降，使得在沟道50和第二区域54的界面处的沟道导带的能量低于在沟道50和第一区域52的界面处的沟道导带的能量。在一些情况下，在沟道50和第二区域54的界面处的沟道导带的能量比在沟道50和第一区域52的界面处的沟道导带的能量低0.5eV、0.25eV或0.1eV。此外，沟道价带的梯度下降，使得在沟道50和第二区域54的界面处的沟道价带的能量低于在沟道50和第一区域52的界面处的沟道价带的能量。在一些情况下，在沟道50和第二区域54的界面处的沟道价带的能量比在沟道50和第一区域52的界面处的沟道价带的能量低0.5eV、0.25eV或0.1eV。在一个实例中，在沟道和第二区域的界面处的沟道导带的能量比在沟道和第一区域的界面处的沟道导带的能量低0.5eV、0.25eV或0.1eV，并且在沟道和第二区域的界面处的沟道价带的能量比在沟道和第一区域的界面处的沟道价带的能量低0.5eV、0.25eV或0.1eV。沟道50中的导带和价带的能量中的梯度可以通过跨该沟道改变沟道50的材料来产生。例如，该沟道可以包括按照图1B布置的两种或更多种超晶格，并且不同的超晶格的晶胞可以具有不同的化学组成。可以选择沟道中包含的超晶格，以具有组合以接近图7D和图7E的沟道50中的导带和价带中的梯度的导带和价带。例如，图7F和图7G例示了当该沟道包括第一超晶格和第二超晶格且电子器件未向晶体管施加电能时，CUTMOS的价带和导带的相对位置。图7G是图7F显示的价带和导带的更现实版本，因为材料界面和费米能级的影响在图7G中显而易见。选择该第一超晶格和第二超晶格以使得该第一超晶格和该第二超晶格的导带在第一区域的导带和第二区域的导带之间，并使得该第二超晶格的导带在第一超晶格和第二区域的导带之间。结果，第一超晶格和第二超晶格提供了从第一区域的导带至第二区域的导带下降的梯级(step)。此外，选择该第一超晶格和第二超晶格以使得该第一超晶格和该第二超晶格的价带在第一区域的价带和第二区域的价带之间，并使得该第二超晶格的价带在第一超晶格和第二区域的价带之间。结果，第一超晶格和第二超晶格提供了从第一区域的价带至第二区域的价带下降的梯级。当该沟道包括超过两种沟道超晶格时，选择该沟道超晶格以使得该沟道超晶格的导带各自在第一区域的导带和第二区域的导带之间，并提供从第一区域的导带至第二区域的导带下降的一系列梯级，而没有任何向上的梯级。因此，在一些情况下，各沟道超晶格的导带在两种接触材料的导带之间，其中沟道超晶格的接触材料是通过该沟道超晶格接触并包括在该沟道、第一区域或第二区域中的材料。此外，当该沟道包括超过两种沟道超晶格时，选择该沟道超晶格以使得该沟道超晶格的价带各自在第一区域的价带和第二区域的价带之间，并提供从第一区域的价带至第二区域的价带下降的一系列梯级，而没有任何向上的梯级。因此，在一些情况下，各沟道超晶格的价带在两种接触材料的价带之间，其中沟道超晶格的接触材料是通过该沟道超晶格接触并包括在该沟道、第一区域或第二区域中的材料。这些布置提供了对各种器件类型设计源极/沟道界面以及单独地精细调节TNMOS和TPMOS的能带偏移的附加自由度。此外，电子和空穴二者的势能沿着从相应的源极区域至相应的漏极区域的相应路径的向下梯级可被使用和设计以便通过碰撞电离实现雪崩倍增，由此显著提高TNMOS和TPMOS器件二者的开启状态的漏极电流(ION)。图7B至图7G中显示的定性能带对准显示了对称的带隙和势垒高度，以更好地例示反转由NMOS向PMOS操作的可能性，反之亦然。例如，第一区域52和第二区域54的材料的带隙相同，并且控制电子和空穴注入沟道的能带偏移(分别是ΔAB和ΔBC)也相同。但是，电子和空穴注入沟道50受其它参数的影响，所述参数如第一区域、沟道和第二区域中的电子和空穴质量。电子和空穴注入沟道50还可受作为BZ中k点的函数的隧穿概率的影响。结果，这些势垒高度(在图7C、图7E和图7G中标记为ΔAB、ΔBC、ΔB2C)变成可以控制以更好地平衡同一结构的开启和关闭电流以便作为隧道NMOS和隧道PMOS运行的变量。因此，包含在组件中的一种或更多种超晶格可以具有精细调节的态密度(DOS)及电子和空穴质量，在这种情况下，这些性质可能是强各向异性的，沿着超晶格的轴和在垂直于该超晶格的轴的平面中具有非常不同的值。这也与栅极的MOS界面的性质相当相关。态密度(DOS)及电子和空穴质量可以通过一种或更多种措施来调节，所述措施选自改变超晶格中各原子平面的化学组成、改变超晶格晶胞的一种或更多种成分的原子平面数量、和改变超晶格层在其上外延生长的表面的晶体学取向(crystallographicorientation)的选择。在CUTMOS运行过程中，充当T-NMOS的源极的区域也同时是充当T-PMOS的漏极的区域。相反，充当T-NMOS的漏极的区域也同时是充当T-PMOS的源极的区域。结果，当向T-NMOS的源极施加电位时，同时向T-PMOS的漏极施加了电位。此外，当向T-NMOS的漏极施加电位时，同时向T-PMOS的源极施加了电位。因此，当在T-NMOS的源极和漏极之间存在电位差时，意味着在T-PMOS的源极和漏极之间存在着相同的电位差，但是具有相反的极性。图7H至图7J显示了图7G的CUT-MOS器件在CUT-MOS的运行过程中的定性能带对准。例如，图7H显示了对于在其之下T-NMOS的VDS(漏极电压减去源极电压)为＜0，并且T-PMOS的VDS＞0的偏压条件的能带对准。该能带图描绘了没有栅极存在的影响的能带。图7I显示了对于在其之下T-NMOS的VDS为＞0，并且T-PMOS的VDS＜0的偏压条件的能带对准。该能带图描绘了没有栅极存在的影响的能带。图7J显示了对于在其之下T-NMOS的VDS为＞0，并且T-NMOS的VGS为＞0的偏压条件的能带对准。在图7J的条件下，T-NMOS处于开启状态，电流从p型掺杂的第一区域52流动，隧穿进入沟道50，并漂移进入n型掺杂的第二区域54。如从图7J中显而易见的那样，空穴不能从n型掺杂的第二区域54流入沟道50，因为在第二区域54和沟道50之间的界面处，施加的栅极电压提高了该沟道的价带边缘相对于经掺杂的第二区域的导带边缘之间的能量差。图7K显示了对于在其之下T-NMOS的VDS为＝0且T-NMOS的VGS为＞0的偏压条件，图7G的CUT-MOS器件的能带对准。在这些条件下，该T-NMOS处于开启状态，但是电流不流动，因为第二区域54(T-NMOS的漏极)处的电位与p型掺杂的第一区域(T-NMOS的源极)处的电位相同。图7L显示了对于在其之下T-PMOS的VDS为＜0且T-PMOS的VGS也＜0的偏压条件，图7G的CUT-MOS器件的能带对准。在这些条件下，该T-PMOS处于开启状态，电流从n型掺杂的第二区域54流动，隧穿进入未经掺杂的沟道50，并漂移进入p型掺杂的第一区域52。如从图7L中显而易见的那样，电子不从第一区域52流入沟道50，因为在第一区域52和沟道50之间的界面处，施加的栅极电压提高了该沟道的导带边缘和第一区域52的价带边缘之间的能量差。图7M显示了对于在其之下T-PMOS的VDS为＝0且T-PMOS的VGS为＜0的偏压条件，图7G的CUT-MOS器件的能带对准。在这些条件下，该T-PMOS处于开启状态，但是电流不流动，因为第一区域52(T-PMOS的漏极)处的电位与第二区域54(T-PMOS的源极)处的电位相同。CMOS反相器是用CMOS技术实现以提供布尔逻辑的电路的结构单元。上述CUTMOS晶体管可用于生成CMOS反相器。例如，第一CUTMOS晶体管的第二区域可以与第二CUTMOS晶体管的第一区域电连通，并且该第一CUTMOS晶体管可以作为NMOS晶体管运行，同时该第二CUTMOS晶体管作为PMOS运行。作为实例，图7N是包括按照图7A构造的第一CUTMOS晶体管61和按照图7A构造的第二CUTMOS晶体管62的系统的横截面。尽管未例示，但是第一CUTMOS晶体管61和第二CUTMOS晶体管62可以包括与栅电极58电连通的端子和与第二区域54电连通的端子。图7N中示意性显示了电导体63以例示第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间的电连通。合适的电导体包括但不限于半金属、金属和金属硅化物，如硅化镍。尽管未例示，但是第一CUTMOS晶体管61的栅电极58与第二CUTMOS晶体管61的栅电极58电连通，使得该栅电极处在相同的电位下。电子器件(未显示)可以与各端子和与电导体63电连通，并可以构造成向该端子施加电能以运行第一CUTMOS晶体管61和第二CUTMOS晶体管62。第一CUTMOS晶体管61和第二CUTMOS晶体管62可以安置在相同的器件上或在不同的器件上。例如，第一CUTMOS晶体管61的基底衬底48可以与第二CUTMOS晶体管62的基底衬底48相同，或者第一CUTMOS晶体管61的基底衬底48可以与第二CUTMOS晶体管62的基底衬底48不同。可以如图7O中所示垂直构造图7N的反相器。例如，第一CUTMOS晶体管61可以在第二CUTMOS晶体管62和基底衬底48之间。隔离片64可以任选用于防止第一CUTMOS晶体管61的栅电极58和第二CUTMOS晶体管62的栅电极58之间的直接电连通。该隔离片64可以是非导电固体或可以是气体。例如，该隔离片可以是所述器件安置在其中的气氛，如环境空气。第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间的电连通通过第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间的直接物理接触来提供。或者，中间层(未显示)可以任选安置在第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间，并可以在第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间提供电连通。合适的中间层包括但不限于金属、半金属和金属硅化物。在其中在第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间不存在中间层的情况下，在第一CUTMOS晶体管61的第二区域54和第二CUTMOS晶体管62的第一区域52之间可以形成不导电的PN结。导电中间层的使用可以消除(defeat)该PN结。如上所述，公开的超晶格可以是半金属。因此，该中间层可以包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。使用一种或更多种公开的超晶格作为中间层允许该中间层在第一CUTMOS晶体管61的第二区域54上外延生长和/或第二CUTMOS晶体管62的第一区域52在该中间层上外延生长。尽管未例示，但是第一CUTMOS晶体管61和第二CUTMOS晶体管62可以包括与栅电极58电连通的端子、与第一区域52电连通的端子、和与第二区域54电连通的端子。尽管未例示，但是该第一CUTMOS晶体管61的栅电极58与该第二CUTMOS晶体管61的栅电极58电连通，使得该栅电极处在相同的电位下。电子器件(未显示)可以与各端子电连通，并可以构造成向该端子施加电能以运行第一CUTMOS晶体管61和第二CUTMOS晶体管62。在图7N或图7O的器件中，对于第一CUTMOS晶体管61和第二CUTMOS晶体管62而言，所述沟道50、第一区域52和第二区域54可以是相同的。例如，包含在第一CUTMOS晶体管61的沟道50中的一种或更多种超晶格可以与包含在第二CUTMOS晶体管62中的一种或更多种超晶格相同。或者，包含在第一CUTMOS晶体管61中的选自沟道50、第一区域52和第二区域54的一种、两种或三种组件可以不同于第二CUTMOS晶体管62中包含的相同组件。在按照图7N或图7O构造的反相器的运行过程中，第一CUTMOS晶体管61作为NMOS晶体管运行，并且第一CUTMOS晶体管62作为PMOS晶体管运行。当NMOS关闭时，PMOS开启，并且当NMOS开启时，PMOS关闭。在运行过程中，NMOS器件的源极(第一CUTMOS晶体管61的第一区域52)设定在零伏特，并且PMOS器件的源极(第一CUTMOS晶体管61的第一区域52)设定在适于运行该反相器的正电压。例如，正电压水平与器件尺寸、以及目标运行速度、功率消耗及其它参数相关。图7P和图7Q显示了连接以充当如图7N和图7O的情况下公开的CMOS反相器的CUTMOS晶体管的能带对准。在图7P中，电子器件已对该反相器加偏压，使得第二CUTMOS晶体管62(PMOS)开启，并且第一CUTMOS晶体管61(NMOS)关闭。例如，第一CUTMOS晶体管61(NMOS)的源极(第一区域52)的电压为零，第一CUTMOS晶体管61的VDS为＞0，第一CUTMOS晶体管61的VGS为＝0，第一CUTMOS晶体管61和第二CUTMOS晶体管62(PMOS)的漏极处的电压为＞0，第二CUTMOS晶体管62的栅极处的电压为零，第二CUTMOS晶体管62的源极的电压为＞0，第二CUTMOS晶体管62的VDS为＝0，并且第二CUTMOS晶体管62的VGS为＜0。相反，在图7Q中，电子器件已对该反相器加偏压，使得第二CUTMOS晶体管62(PMOS)关闭，并且第一CUTMOS晶体管61(NMOS)开启。例如，第一CUTMOS晶体管61(NMOS)的源极(第一区域52)的电压＝0，第一CUTMOS晶体管61的VDS＝0，第一CUTMOS晶体管61的VGS为＞0，第一CUTMOS晶体管61和第二CUTMOS晶体管62(PMOS)的漏极处的电压为＝0，第二CUTMOS晶体管62的栅极的电压为＞0，第二CUTMOS晶体管62的源极的电压为＞0，第二CUTMOS晶体管62的VDS为＜0，并且第二CUTMOS晶体管62的VGS为＝0。图7P和图7Q显示了当CUTMOS晶体管作为开启状态下的NMOS晶体管运行时，电子流经该器件结构，而空穴电流可忽略不计。相反，当CUTMOS晶体管作为开启状态下的PMOS晶体管运行时，空穴流经该器件结构，而电子电流可忽略不计。结果，单个CUTMOS晶体管可以仅根据施加于其上的偏压条件而充当NMOS晶体管或PMOS晶体管。此外，电子器件可以在CUTMOS晶体管作为NMOS晶体管和PMOS晶体管运行之间反复交替。例如，电子器件可以从作为NMOS晶体管运行CUTMOS晶体管至作为PMOS晶体管运行该CUTMOS晶体管顺序地改变，并且随后再次恢复到作为PMOS晶体管运行该CUTMOS晶体管。当选择超晶格和栅电极以使得在第一区域和第二区域之间的中距离点处，在与栅绝缘层的界面处，沟道中的导带边缘和第一区域中的价带边缘之间的能量差基本上与沟道中的价带边缘和第二区域中的导带边缘之间的能量差相同时，可以实现用于NMOS和PMOS运行的对称阈值电压。这些能量差已经考虑了栅电极的功函数的影响。这可以采用具有产生此类对准的功函数的单个栅电极来实现。或者，这可以采用两个不同的栅电极来实现，所述栅电极具有比满足上述条件的单个电极的功函数低和高相同量的功函数。利用具有较小的功函数的电极使得能够在较小的施加电压下作为NMOS运行，并且利用具有较大的功函数的电极使得能够在较小的施加电压下作为PMOS运行。在一些情况下，上述晶体管可以具有多个栅电极。例如，在图7A、图7N和图7O的CUTMOS晶体管中，栅电极58显示在组件(第一区域52、第二区域54和沟道)的相对侧上。例示的栅电极58可以代表相同电极的不同部分。或者，例示的栅电极可以例示两个不同的电极。当栅电极58彼此不同时，电子器件可以在作为NMOS运行该CUTMOS晶体管时使用栅电极58之一，并在作为PMOS运行该CUTMOS晶体管时使用相对的栅电极58。当电子器件作为PMOS运行该CUTMOS晶体管时的功函数可以不同于当电子器件作为NMOS运行该CUTMOS晶体管时的功函数。这些栅电极58彼此不同的能力允许构造具有不同特性(如不同的材料和/或尺寸，如厚度)的不同电极。所述不同特性允许用于作为PMOS运行CUTMOS晶体管的功函数独立于作为NMOS运行该CUTMOS晶体管的功函数来优化。结果，使用不同的栅电极可以允许对PMOS和NMOS运行二者降低该CUTMOS晶体管的阈值电压。尽管图7A、图7N和图7O显示了第一区域52结合到基底衬底48上，但是CUTMOS晶体管的第二区域54可以结合到基底衬底48上。例如，第二区域54可以直接在基底衬底48上生长。上述超晶格还可以用于将光能转化为电能的光传感器。例如，光传感器中的光吸收层可以包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。此外，这些光传感器可以包含在光电器件中。例如，光传感器可以与互补金属氧化物半导体(CMOS)器件进行单片集成。图8A是包括电连接到NMOS晶体管的源极或漏极上的光电二极管的光电器件的横截面。光电二极管和晶体管的这种布置用于诸如一般的光传感器、CMOS图像传感器和光学收发器的应用。器件构建在衬底65上，所述衬底65经掺杂以限定基极区域(baseregion)66、第一区域68、第二区域70、源极区域72、漏极区域74和第三区域76。该第三区域延伸到第一区域68中。该漏极区域74延伸到第二区域70中。浅沟槽隔离结构延伸到衬底65中。该基极区域66、第一区域68、第二区域70、第三区域76、源极区域72和漏极区域74可以各自经掺杂以便为n型区域或p型区域。特别地，第一区域68可以经掺杂以便充当(seryeand)n阱或p阱，并且第二区域70可以经掺杂以便充当n阱或p阱。在图8A中显示的实施例中，基极区域66经掺杂以便为p型基极区域66，第一区域68经掺杂以便为充当n阱的n型第一区域，第二区域70经掺杂以便为充当p阱的p型第二区域，第三区域76经掺杂以便为n型第三区域，源极区域72经掺杂以便为n型源极区域，并且漏极区域74经掺杂以便为n型漏极区域。在第一区域68中和在第二区域70中的掺杂剂的浓度可以大于在基极区域66中的掺杂剂浓度。在第三区域76中的掺杂剂的浓度可以大于在第一区域68中的掺杂剂浓度。漏极区域74的浓度可以大于在源极区域72中的掺杂剂浓度，所述在源极区域72中的掺杂剂浓度可以大于在第一区域68中的掺杂剂浓度。在漏极区域74中的掺杂剂浓度可以足以使得漏极区域74为简并半导体。适于衬底65的材料包括但不限于硅、厚膜绝缘体上覆硅(SOI)、薄膜SOI、超薄膜(UTF)-SOI、薄膜绝缘体上覆锗(GOI或GeOI)和超薄膜(UTF)-GOI、薄膜绝缘体上覆硅-锗(GOI)和超薄膜(UTF)-绝缘体上覆硅-锗。适于浅沟槽隔离结构的材料包括但不限于介电材料如氧化硅。绝缘体78、栅极80和栅绝缘层82安置在该衬底65上。该栅绝缘层82安置在衬底65和栅极80之间。适于栅绝缘层82的材料包括但不限于介电材料如氧化硅、氧氮化硅、高K金属氧化物和金属氧氮化物材料，诸如例如Hf氧化物、Al氧化物，金属合金氧化物如HfAl氧化物和HfAlZr氧化物。光吸收介质86安置在第三区域76和覆盖层(caplayer)88之间。光吸收介质86可以与覆盖层88和第三区域76直接物理接触。光吸收介质86无需掺杂，并因此可以是本征区。覆盖层88是导电的，并可以是掺杂区。在图8A的实例中，覆盖层88可以经掺杂以便为p型覆盖层。适于覆盖层88的材料包括但不限于硅、Ge、以下的无序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy，其中x为大于0且小于或等于1且y为大于0且小于或等于0.25。电接触90与覆盖层88、栅极80和漏极区域74直接物理接触。适于电接触90的材料包括但不限于硅化物如硅化镍。保护层安置在该器件上，使得覆盖层88、绝缘体78和栅极80在保护层92和衬底65之间。合适的保护层92包括但不限于在CMOS技术应用中称为金属前电介质(PMD)的层。适于保护层92的材料包括但不限于氧化硅。电导体94延伸通过保护层92至电接触90。电子器件(未显示)可以与电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。在该器件的运行过程中，第三区域76、光吸收介质86和覆盖层88作为光电二极管运行。特别地，该第三区域76和该覆盖层88充当光电二极管的阳极和阴极。电子器件向电导体94施加电能以便施加跨该光电二极管的反向偏压。响应于通过光吸收介质86进行的光吸收，电流流经该光电二极管。第一区域68充分经掺杂以便在光电二极管的第三区域76和晶体管的源极区域72之间提供电连通。该源极区域72、漏极区域74和栅极80分别充当晶体管的源极、漏极和栅极。此外，第二区域70经掺杂，使得最接近栅绝缘层82的第二区域70的部分充当该晶体管的沟道。例如，第二区域70可以包括掺杂剂浓度梯度，其允许第二区域70充当倒掺杂阱(retrogradewell)。电子器件可以打开和关闭该晶体管，使得光电二极管能够以不同模式运行。例如，CMOS图像传感器(CIS)的像素(pixel)包括多个MOSFET，并且与光电二极管直接接合的MOSFET被称为传输门(TG)。当作为CMOS图像传感器的像素运行该器件时，该器件可以以其中晶体管被关闭的第一模式运行，并且光生电荷在有限的时间间隔(通常称为快门间隔)期间累积或积聚。通过打开晶体管，电荷总量可以传输到不同的电路元件，如存储电容器。合适的存储电容器包括在标准CMOS图像传感器(CIS)中常称为传感节点(sensenode)的电容器。替代的运行模式是使晶体管打开，同时光电二极管产生光生信号。在这种情况下，信号不是时间积分的，并且可以是根据光电二极管所吸收的光信号实时变化的光电流信号。图8A的器件中的衬底65显示为单层材料，但是其可以是多层衬底。例如，图8B显示了在绝缘体上覆硅(SOI)晶片上构建的图8A的器件。绝缘体上覆硅(SOI)晶片包括在硅上层98和硅下层100之间的埋入氧化物层(buriedoxidelayer)96(其通常为氧化硅)。如在图8B中显而易见的那样，第一区域68、第二区域70、第三区域76、源极区域72和漏极区域74在上层98中形成。此外，浅沟槽隔离结构延伸到硅上层中。深沟槽隔离结构102延伸到硅上层中。适于深沟槽隔离结构102的材料包括但不限于介电材料如氧化硅。该深沟槽隔离结构102可以任选延伸至与埋入氧化物层96接触。因为氧化硅的导电性和导热性二者均比硅差，所以该深沟槽隔离结构102延伸至与该氧化硅层接触可以提高该器件不同区域的热和电隔离的程度。提高晶体管和光传感器的各组合的热和电隔离可以降低相邻电路之间的热和电串扰。图8A和图8B的器件可以使光从该器件上方和/或该器件下方接近该光传感器，但是当光从器件上方接近该光传感器时是最有效的。当光从器件上方穿透该光传感器时，光将在穿过覆盖层88后穿透光吸收介质86，所述覆盖层88可以仅有几纳米厚并且比衬底或上层98更薄。结果，到达光吸收介质86的光将不会被大幅吸收。图8C例示了当光从器件底部接近光传感器时有效的器件的版本。该器件在基底衬底104上构建，所述基底衬底104至少对该器件欲检测的光的波长透明。合适的基底衬底104包括但不限于玻璃、石英、蓝宝石和具有合适的光学性质的塑料。例如，如果该器件欲检测的光的波长仅在IR范围内，那么合适的基底衬底104是硅。光阻挡层106和波长滤波器108可以任选安置在基底衬底104和中间层110之间。光阻挡层106可以构造成阻挡入射的光。例如，光阻挡层106可以构造成吸收或反射入射的光。波长滤波器108构造成使具有在包括器件欲检测的光波长的范围中的波长的光通过，同时阻挡至少一部分该器件不欲检测的光波长。合适的波长滤波器108包括但不限于用于CMOS图像传感器的常规彩色染料(colordye)、一层或更多层介电材料、与一个或更多个金属层堆叠的一层或更多层介电材料、包括在适于表面等离子体波长滤波器的电介质上的一个或金属层金属的图案化层。合适的光阻挡层包括但不限于金属膜。合适的中间层110包括但不限于氧化硅、氧氮化硅、用于蓝宝石上覆硅(SOS)衬底的蓝宝石-Al2O3。半导体层114安置在中间层110上。半导体层114包括掺杂区如沟道116、源极区域72和漏极区域74。浅沟槽隔离结构延伸到半导体层114中并可以任选延伸至与中间层110接触。该沟道116、源极区域72和漏极区域74可以各自经掺杂以便为n型区域或p型区域。在图8C中显示的实例中，源极区域72经掺杂以便为n型源极区域，沟道116经掺杂以便为p型沟道，并且漏极区域74经掺杂以便为n型漏极区域。漏极区域74中的掺杂剂浓度可以任选为足以使漏极区域74为简并半导体。沟道116可以经掺杂以使得该沟道116可以充当晶体管的沟道。适于半导体层114的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1且y为大于0且小于或等于0.25。绝缘体78、栅极80和栅绝缘层82安置在半导体层114上。栅绝缘层82安置在半导体层114和栅极80之间。光吸收介质86安置在源极区域72和覆盖层88之间。光吸收介质86可以与覆盖层88和源极区域72直接物理接触。该光吸收介质86无需掺杂，并因此可以为本征区。该覆盖层88可以是掺杂区。在图8C的实例中，覆盖层88可以经掺杂以便为p型覆盖层。适于覆盖层88的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1且y为大于0且小于或等于0.25。电接触90与覆盖层88、栅极80和漏极区域74直接物理接触。适于电接触90的材料包括但不限于硅化物，如硅化镍。保护层92安置在器件上，使得覆盖层88、绝缘体78和栅极80在保护层92和半导体层114之间或在保护层92的上表面和半导体层114之间。合适的保护层92包括但不限于在CMOS技术应用中称为金属前电介质(PMD)的层。电导体94延伸通过保护层92至电接触90。电子器件(未显示)可以与电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。在器件的运行过程中，源极区域72、光吸收介质86和覆盖层88作为光电二极管运行。特别地，该源极区域72和该覆盖层88充当光电二极管的阳极和阴极。电子器件向电导体94施加电能以便施加跨该光电二极管的反向偏压。响应于通过光吸收介质86进行的光吸收，电流流经该光电二极管。该源极区域72充分经掺杂以便在光吸收介质86和沟道116之间提供电连通。结果，该源极区域72、沟道116、漏极区域74和栅极80分别充当晶体管的源极、沟道、漏极和栅极。图8A至图8C中例示的光电二极管可以是钉扎光电二极管。钉扎光电二极管是目前具有最低噪声水平(暗电流，即在不存在撞击光电二极管的光的情况下的漏泄电流)的光电二极管类型。结果，最广泛使用的像素技术基于钉扎光电二极管(PPD)。在硅光电二极管平台中，暗电流的主要来源是其中硅晶格终止的区域(如硅和其它材料如SiO2之间的界面)和/或其中硅具有更多缺陷的区域。钉扎光电二极管包括钉扎层，该钉扎层将光电二极管中的光吸收介质从其中硅与其它材料接合的区域，如浅沟槽隔离(STI)区域或晶片衬底的上表面电去耦(decouple)。电子器件通常保持钉扎层在固定的电位，而光吸收介质被允许浮动，取决于光吸收产生的电荷量。图8D至图8R提供了包括钉扎光电二极管的光电器件的实例。例如，图8D是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。光电二极管和晶体管的这种布置用于诸如一般光传感器、CMOS图像传感器和光学收发器的应用。该器件在具有基极区域66、第一区域68、源极区域72和漏极区域74的衬底65上构建。第一区域68、源极区域72和漏极区域74是衬底65的掺杂区。源极区域72和漏极区域74延伸到第一区域68中。浅沟槽隔离结构60延伸到衬底65中。该基极区域66、第一区域68、源极区域72和漏极区域74可以各自经掺杂以便为n型区域或p型区域。在图8D中显示的实例中，该基极区域66经掺杂以便为p型基极区域66，第一区域经68掺杂以便为p型第一区域并且可以充当p阱，该源极区域72经掺杂以便为n型源极区域，并且该漏极区域74经掺杂以便为n型漏极区域。在第一区域68中的掺杂剂的浓度可以大于在该基极区域66中的掺杂剂浓度。在该漏极区域74中的掺杂剂的浓度可以大于在该源极区域72中的掺杂剂浓度，所述在该源极区域72中的掺杂剂浓度可以大于在第一区域68中的掺杂剂浓度。在该漏极区域74中的掺杂剂浓度可以足以使该漏极区域74为简并半导体。适于衬底65的材料包括但不限于硅、厚膜绝缘体上覆硅(SOI)、薄膜SOI、超薄膜(UTF)-SOI、薄膜绝缘体上覆锗(GOI或GeOI)和超薄膜(UTF)-GOI、薄膜绝缘体上覆硅-锗(GOI)和超薄膜(UTF)-绝缘体上覆硅-锗。适于浅沟槽隔离结构60的材料包括但不限于介电材料如氧化硅。绝缘体78、栅极80和栅绝缘层82安置在衬底65上。该栅绝缘层82安置在衬底65和栅极80之间。光吸收介质86安置在源极区域72和钉扎层109之间。该光吸收介质86可以与钉扎层109和源极区域72直接物理接触。该钉扎层109与第一区域68电连通。例如，该钉扎层109可以与第一区域68直接物理接触。第一区域68、钉扎层109和源极区域72可以包围该光吸收介质86。钉扎层109经掺杂以具有与第一区域68相同的极性。例如，当第一区域68经掺杂以便为p型第一区域68时，该钉扎层109经掺杂以便为p型钉扎层109。在该钉扎层109中的掺杂剂的浓度可以超过在第一区域68中的掺杂剂的浓度。在一些情况下，该钉扎层109是简并掺杂的。光吸收介质86无需掺杂或可以经少量掺杂。当光吸收介质86经少量掺杂时，其经掺杂以具有与钉扎层109相反的极性。例如，当钉扎层109是p型钉扎层109时，光吸收介质86可以经少量掺杂以便为n型光吸收介质86。适于钉扎层109的材料包括但不限于Si、Ge、以下的无序或有序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1，Si1-yCy，其中y为大于0且小于或等于0.25，和Si1-x-yGexCy，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。电接触90与栅极80和漏极区域74直接物理接触。适于电接触90的材料包括但不限于硅化物如硅化镍。保护层安置在器件上，使得钉扎层109、绝缘体78和栅极80在保护层92和衬底65之间。合适的保护层92包括但不限于在CMOS技术应用中称为金属前电介质(PMD)的层。适于保护层92的材料包括但不限于氧化硅。电导体94延伸通过保护层92至电接触90。电子器件(未显示)可以与电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。此外，电子器件可以与第一区域68电连通以便控制第一区域68的电位。或者，第一区域68可以接地。在该器件的运行过程中，源极区域72、光吸收介质86和钉扎层109作为钉扎光电二极管运行。特别地，该源极区域72和该钉扎层109充当光电二极管的阳极和阴极。电子器件向电导体94施加电能以便形成跨该光电二极管的反向偏压。因为钉扎层109与第一区域电连通，所以第一区域68和钉扎层在光电二极管的运行过程中处在相同的电位下。在一些情况下，电子器件向第一区域68施加电能以便形成反向偏压，或利用第一区域68的接地电位以便形成反向偏压。响应于通过光吸收介质86进行的光吸收，电流流经该光电二极管。源极区域72、漏极区域74和栅极80分别充当晶体管的源极、漏极和栅极。此外，第一区域68经掺杂，使得最接近栅绝缘层82的第一区域68的部分充当该晶体管的沟道。例如，第一区域68可以包括掺杂剂浓度梯度，其允许第一区域68充当倒掺杂阱。电子器件可以打开和关闭该晶体管，使得光电二极管能够以如上所述的不同模式运行。图8D的器件可以经修改以使得钉扎层109如图8E中所示那样不与第一区域68电连通。图8E是包括电连接到NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。钉扎层109在光吸收介质86的相对侧上接触源极区域72。因此，钉扎层109和源极区域72包围该光吸收介质86。因为钉扎层109不接触第一区域68，所以电导体94延伸通过保护层92至与钉扎层109直接物理接触的电接触90。如在图8D的情况下讨论的那样，其它电导体94与栅极80和漏极区域74电连通。电子器件可以与电导体94电连通，并在该器件的运行过程中可以向该电导体94施加电能以形成跨该光电二极管的反向偏压。当钉扎层109如图8E中所示不与第一区域68电连通时，通过经由图8D器件的第一区域68施加电位，施加到钉扎层109上的电位可以具有比可能或合意的更大的大小，因为图8D器件的电位可能受限于跨TG-NMOS的栅绝缘层的所得电场。施加到钉扎层109上的更大的(负)电压允许该光电二极管以雪崩模式运行。雪崩击穿发生在光吸收介质86内部，而不是在由钉扎层109和源极区域72形成的结区，因为光吸收介质86归因于该光吸收介质86的带隙小于硅的带隙而可以具有较低的雪崩击穿电压。图8E的器件可以经修改以使得晶体管部分或完全包围光电二极管。例如，图8F是包括电连接到包围该光电二极管的NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。图8G是图8F中显示的器件上的一部分组件的顶视图，用于例示图8F的横截面中显示的组件的相对位置。图8F中显示的横截面可以沿图8G中标记为F的线获取。如从图8G中最为显而易见的那样，该晶体管的一部分组件包围该光电二极管。例如，栅极80包围光吸收介质86。此外，一个假想的平面可以平行于该光吸收介质86的上或下表面并延伸通过光吸收介质86。漏极区域74向该假想平面上的投影包围该光吸收介质86。此外，源极区域72的周边向该假想平面上的投影包围该光吸收介质86。尽管从图8G中不显而易见，但是如从图8F中显而易见的那样，栅绝缘层82向该假想平面上的投影任选包围该光吸收介质86，所述图8F显示该栅绝缘层82在该光吸收介质86的相对侧。尽管从图8G不显而易见，但是如从图8F中显而易见的那样，充当沟道的第一区域的部分向该假想平面上的投影可以包围该光吸收介质86，所述图8F显示第一区域的该部分在该光吸收介质86的相对侧。在一些情况下，接触栅极的电接触90向该平面上的投影包围该光吸收介质86，如从图8F中显而易见的那样，所述图8F显示该电接触90在该光吸收介质86的相对侧。图8F和图8G中显示的器件构造的优点在于，与该光电二极管相关联的MOSFET(通常称为传输门(TG))可以是完全包围该光电二极管层的环形MOSFET。环形MOSFET是因其极低的漏泄电流(远小于矩形MOSFET)而为人所知的器件，其中源极、沟道和漏极区域与通常填有氧化硅的沟槽隔离区域接合。那个界面是漏泄电流由源极通过沟道至漏极，和由漏极至衬底的路径。正如图8E的器件，钉扎层109不接触第一区域68。结果，电导体94延伸通过保护层92至与钉扎层109直接物理接触的电接触90。如在图8D的情况下讨论的那样，其它电导体94与栅极80和漏极区域74电连通。电子器件可以与电导体94电连通，并在该器件的运行过程中可以向该电导体94施加电能以便形成跨该光电二极管的反向偏压。图8F和图8G的器件可以经修改以使得钉扎层109与第一区域68电连通。例如，图8H是包括电连接到包围该光电二极管的NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。图8I是图8H中显示的器件上的一部分组件的顶视图，用于例示图8H的横截面中显示的组件的相对位置。图8H中显示的横截面可以沿图8I中标记为F的线获取。布置源极区域72以使得第一区域68的一部分延伸通过该源极区域72至衬底65的上表面。此外，钉扎层延伸通过光吸收介质86至与下方的第一区域接触。因此，该源极区域72任选包围该第一区域68的一部分，并且该光吸收介质86任选包围钉扎层109的一部分。因此，如在图8A的情况下讨论的那样，该钉扎层109与第一区域68电连通。电子器件可以与第一区域68电连通以便控制第一区域68的电位，并因此控制钉扎层109的电位。或者，该第一区域68可以接地。在该器件的运行过程中，电子器件向电导体94施加电能以便形成跨该光电二极管的反向偏压。因为该钉扎层109与第一区域68电连通，所以该第一区域68和钉扎层在该光电二极管的运行过程中处在相同的电位下。在一些情况下，电子器件向第一区域68施加电能以便形成反向偏压，或利用第一区域68的接地电位以便形成反向偏压。响应于通过光吸收介质86进行的光吸收，电流流经该光电二极管。这种构造的优点在于传输门是环形MOSFET，但是钉扎层109与第一区域68直接电接触，并因此无需形成对层109的单独的电接触。图8D至图8I的器件中的衬底65显示为单层材料，但是其可以是多层衬底。例如，图8J显示了在绝缘体上覆硅(SOI)晶片上构建的图8D的器件。图8K显示了在绝缘体上覆硅(SOI)晶片上构建的图8E的器件。图8L显示了在绝缘体上覆硅(SOI)晶片上构建的图8F的器件。图8M显示了在绝缘体上覆硅(SOI)晶片上构建的图8H的器件。绝缘体上覆硅(SOI)晶片包括在硅上层和硅下层之间的通常为氧化硅的埋入氧化物层。如在图8J至图8H中显而易见的那样，第一区域68、源极区域72和漏极区域74在上层98中形成。此外，深沟槽隔离结构102延伸到硅上层中。适于深沟槽隔离结构102的材料包括但不限于介电材料如氧化硅。图8D至图8M的器件还可以在平台的薄膜或超薄膜上构造，如薄膜SOI、超薄膜(UTF)-SOI、薄膜绝缘体上覆锗(GOI)和超薄膜(UTF)-GOI、薄膜绝缘体上覆硅-锗和超薄膜(UTF)-绝缘体上覆硅-锗。为了说明的目的，图8N至图8R例示了构造在薄膜SOI平台上的图8D至图8M的器件。图8N例示了在薄膜平台上或在超薄膜平台上构建的图8D或图8J的器件。适于薄膜平台的衬底的实例包括但不限于薄膜绝缘体上覆硅(SOI)晶片，并且适于超薄膜平台的衬底的实例包括但不限于超薄膜绝缘体上覆硅(SOI)晶片。短语“薄膜”指的是包括源极区域72的衬底的层。如上所述，绝缘体上覆硅(SOI)晶片包括在硅上层98和硅下层100之间的通常为氧化硅的埋入氧化物层96。在绝缘体上覆硅(SOI)晶片的情况下，该“薄膜”或“超薄膜”通常是指上层98。该薄膜通常具有小于100纳米或甚至小于10纳米的厚度。取决于厚度，源极区域72常延伸通过该“薄膜”或“超薄膜”至与器件的下方的层接触。在这些情况下，第一区域68不能作为p阱或n阱运行。该上层98包括第一区域68、源极区域72、漏极区域74和沟道116。浅沟槽隔离结构60延伸到上层98中。第一区域68、源极区域72和漏极区域74以及沟道116可以各自为上层98的掺杂区，并且可以经掺杂以便为n型区域或p型区域。在图8N中显示的实例中，第一区域68经掺杂以便为p型第一区域68，源极区域72经掺杂以便为n型源极区域，漏极区域74经掺杂以便为n型漏极区域，并且沟道116经掺杂以便为p型沟道。在第一区域68中的掺杂剂的浓度可以大于在基极区域66中的掺杂剂浓度。在漏极区域74中的掺杂剂的浓度可以大于在源极区域72中的掺杂剂浓度，所述在源极区域72中的掺杂剂浓度可以大于在第一区域68中的掺杂剂浓度。在漏极区域74中的掺杂剂浓度可以足以使该漏极区域74为简并半导体。沟道116可以经掺杂以使得该沟道116充当晶体管的沟道。在一些情况下，在第一区域68中的掺杂剂的浓度足以提供与电导体94的优良的欧姆接触。相反，在沟道116中的掺杂剂的浓度可以确定该晶体管的阈值电压。结果，在第一区域68中的掺杂剂的浓度可以高于在沟道116中的掺杂剂的浓度。绝缘体78、栅极80和栅绝缘层82安置在上部区域98上。该栅绝缘层82安置在上部区域98和栅极80之间。光吸收介质86安置在源极区域72和钉扎层109之间。该光吸收介质86可以与钉扎层109和源极区域72直接物理接触。该钉扎层109与第一区域68电连通。例如，该钉扎层109可以与第一区域68直接物理接触。第一区域68、钉扎层109和源极区域72的组合可以包围该光吸收介质86。该钉扎层109经掺杂以具有与第一区域68相同的极性。例如，当第一区域68经掺杂以便为p型第一区域68时，钉扎层109经掺杂以便为p型钉扎层109。在该钉扎层109中的掺杂剂的浓度可以超过在第一区域68中的掺杂剂的浓度。在一些情况下，该钉扎层109是简并掺杂的。光吸收介质86无需掺杂或可以经少量掺杂。当光吸收介质86经少量掺杂时，其经掺杂以具有与钉扎层109相反的极性。例如，当钉扎层109是p型钉扎层109时，光吸收介质86可以经少量掺杂以便为n型光吸收介质86。适于钉扎层109的材料包括但不限于Si、Ge、以下的无序或有序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1，Si1-yCy，其中y为大于0且小于或等于0.25，和Si1-x-yGexCy，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。电接触90与栅极80、漏极区域74和第一区域68直接物理接触。适于电接触90的材料包括但不限于硅化物如硅化镍。保护层92安置在器件上，使得钉扎层109、绝缘体78和栅极80在该保护层92和上部区域98之间。合适的保护层92包括但不限于在CMOS技术应用中称为金属前电介质(PMD)的层。适于保护层92的材料包括但不限于氧化硅。电导体94延伸通过保护层92至电接触90。电子器件(未显示)可以与电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。在器件的运行过程中，源极区域72、光吸收介质86和钉扎层109作为钉扎光电二极管的组件运行。特别地，该源极区域72和该钉扎层109充当光电二极管的阳极和阴极。电子器件向电导体94施加电能以便形成跨该光电二极管的反向偏压。因为钉扎层109与第一区域68电连通，所以第一区域68和钉扎层在光电二极管的运行过程中处在相同的电位下。因此，电子器件可以向第一区域68施加电能以便形成反向偏压。响应于通过光吸收介质86进行的光吸收，电流流经该光电二极管。该源极区域72充分经掺杂以便在光吸收介质86和沟道116之间提供电连通。结果，该源极区域72、沟道116、漏极区域74和栅极80分别充当晶体管的源极、沟道、漏极和栅极。电子器件可以打开和关闭该晶体管，使得光电二极管能够以如上所述的不同模式运行。在图8N的器件中，光吸收介质的底部接触第一区域68；但是，该器件可以经修改以使得光吸收介质的底部不接触第一区域，如图8O中所示那样。光吸收介质86安置在源极区域72的周边之内。电接触90与延伸远离该光吸收介质86的一部分钉扎层接触并位于衬底上。在一些情况下，延伸远离该光吸收介质86的那部分钉扎层接触衬底65。图8N的器件可以经修改以使得钉扎层109如图8E中所示那样不与第一区域68电连通。例如，图8P例示了在薄膜SOI平台上或在超薄膜SOI平台上构建的图8E或图8K的器件。该钉扎层109在光吸收介质86的相对侧上接触源极区域72。因此，该钉扎层109和源极区域72包围该光吸收介质86。因为钉扎层109不接触第一区域68，所以电导体94延伸通过保护层92至与该钉扎层109直接物理接触的电接触90。如在图8N的情况下讨论的那样，其它电导体94与栅极80和漏极区域74电连通。电子器件可以与电导体94电连通，并在器件的运行过程中可以向该电导体94施加电能以便形成跨光电二极管的反向偏压。图8P的器件可以经修改以使得晶体管部分或完全包围光电二极管。例如，图8Q例示了在薄膜SOI平台上或在超薄膜SOI平台上构建的图8F和图8G的器件或图8L的器件。如在图8G的情况下讨论的那样，晶体管组件的一部分包围该光电二极管。例如，栅极80可以包围光吸收介质86，如图8Q中显而易见的那样，所述图8Q显示该栅极80在该光吸收介质86的相对侧。此外，如在图8G的情况下讨论的那样，一个假想的平面可以平行于光吸收介质86的上或下表面并延伸通过该光吸收介质86。漏极区域74向该假想平面上的投影包围该光吸收介质86，如从图8Q中显而易见的那样，所述图8Q显示该漏极区域74在该光吸收介质86的相对侧。此外，源极区域72的周边向该假想平面上的投影包围该光吸收介质86，如从图8Q中显而易见的那样，所述图8Q显示该源极区域72在该光吸收介质86的相对侧。栅绝缘层82向该假想平面上的投影任选包围该光吸收介质86，如从图8Q中显而易见的那样，所述图8Q显示该栅绝缘层82在该光吸收介质86的相对侧。沟道116向该假想平面上的投影任选包围该光吸收介质86，如从图8Q中显而易见的那样，所述图8Q显示该沟道116在该光吸收介质86的相对侧。在一些情况下，接触栅极的电接触90向该平面上的投影包围该光吸收介质86，如从图8Q中显而易见的那样，所述图8Q显示该电接触90在该光吸收介质86的相对侧。图8Q中显示的器件构造的优点在于传输门是环形MOSFET。钉扎层109不接触第一区域68。结果，电导体94延伸通过保护层92至与该钉扎层109直接物理接触的电接触90。如在图8N的情况下讨论的那样，其它电导体94与栅极80和漏极区域74电连通。电子器件可以与该电导体94电连通，并在器件的运行过程中可以向该电导体94施加电能以便形成跨光电二极管的反向偏压。图8Q的器件可以经修改以使得钉扎层109与第一区域68电连通。例如，图8R是包括电连接到包围光电二极管的NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。除了源极区域72、漏极区域74和沟道116之外，上层98包括第一区域68。第一区域68可以未经掺杂，或可以经掺杂以具有与源极区域72相反的极性。第一区域68的一部分延伸通过该源极区域72至该上层98的上表面。因此，该源极区域72包围第一区域68的全部或部分。此外，钉扎层109延伸通过光吸收介质86，使得光吸收介质86包围该钉扎层109的一部分。该钉扎层延伸通过该光吸收介质86至与下方的第一区域68接触。因此，该钉扎层109与第一区域68电连通，如在图8A的情况下所讨论的那样。电接触90与栅极80、漏极区域74和钉扎层109直接物理接触。适于电接触90的材料包括但不限于硅化物如硅化镍。保护层92安置在器件上，使得钉扎层109、绝缘体78和栅极80在该保护层92和上部区域98之间。合适的保护层92包括但不限于在CMOS技术应用中称为金属前电介质(PMD)的层。适于保护层92的材料包括但不限于氧化硅。电导体94延伸通过该保护层92至该电接触90。电子器件(未显示)可以与该电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。在该器件的运行过程中，源极区域72、光吸收介质86和钉扎层109作为钉扎光电二极管的组件运行。特别地，该源极区域72和该钉扎层109充当光电二极管的阳极和阴极。电子器件向电导体94施加电能以便形成跨该光电二极管的反向偏压。响应于通过光吸收介质86进行的光吸收，电流流经该光电二极管。这种构造的优点在于在光电二极管的中心处作出至钉扎层109的接触，并且由于该钉扎层接触第一区域68，从而没有电接触90的材料可能造成该钉扎层109和光吸收介质86之间的电短路(electricalshort)的风险。图8D至图8R的器件可以经修改以包括可以改善性能和/或简化制造的多个其它特征。例如，衬底65可以经掺杂以便包括在钉扎层109和第一区域68之间提供电连通的次级钉扎层119。作为实例，图9A显示了具有衬底的图8E的器件，所述衬底具有在钉扎层109和第一区域68之间提供电连通的次级钉扎层119。该次级钉扎层119接触第一区域68和/或源极区域72。该次级钉扎层119经掺杂以具有与钉扎层109相同的极性。例如，当钉扎层109经掺杂以便为p型时，次级钉扎层119经掺杂以便为p型。在一些情况下，在钉扎层109中的掺杂剂的浓度可以超过在次级钉扎层119中的掺杂剂的浓度。在一些情况下，次级钉扎层119是简并掺杂的。因为该次级钉扎层119与钉扎层109和第一区域68二者接触，所以该次级钉扎层119可以在该钉扎层109和该第一区域68之间提供电连通。因此，不需要如图8E中所显示的与钉扎层109电连通的电导体94。正如图8E的器件，图9A的器件可以经修改以使得晶体管部分或完全包围光电二极管。例如，图9B是包括电连接到包围光电二极管的NMOS晶体管的源极或漏极上的钉扎光电二极管的光电器件的横截面。图9C是图9B中显示的器件上的一部分组件的顶视图，以便例示图9B的横截面中显示的组件的相对位置。图9B中显示的横截面可以沿图9C中标记为S的线获取。如图9B中显而易见的那样，钉扎层109不与第一区域68电连通。该钉扎层109在光吸收介质86的相对侧上接触次级钉扎层119。因此，该钉扎层109、次级钉扎层119和源极区域72包围该光吸收介质86。因为该钉扎层109不接触第一区域68，所以电导体94延伸通过保护层92至与该钉扎层109直接物理接触的电接触90。如在图8D的情况下讨论的那样，其它电导体94与栅极80和漏极区域74电连通。电子器件可以与电导体94电连通，并在器件的运行过程中可以向该电导体94施加电能以便形成跨该光电二极管的反向偏压。因为图9B中的钉扎层109不与第一区域68电连通，通过经由图9A器件的第一区域68施加电位，施加到钉扎层109上的电位可以具有比可能或合意的更大的大小，因为图9A器件的电位可能受限于跨TG-NMOS的栅绝缘层的所得电场。施加到钉扎层109上的更大的(负)电压允许该光电二极管以雪崩模式运行。雪崩击穿发生在光吸收介质86内部，而不是在由钉扎层109和源极区域72形成的结区，因为光吸收介质86归因于该光吸收介质86的带隙小于硅的带隙而可以具有较低的雪崩击穿电压。图9B和图9C器件可以经修改以在钉扎层和第一区域68之间提供电连通。例如，图8H和图8I中例示的修改可以用于图9B和图9C的器件。图9D是如图8H和图8I的情况下所公开的那样修改的图9B和图9C的器件的横截面。布置源极区域72以使得第一区域68的一部分延伸通过该源极区域72至衬底65的上表面。该钉扎层延伸通过光吸收介质86至与下方的第一区域68接触。因此，该钉扎层109与第一区域68电连通。因此，该源极区域72可以任选包围第一区域68的一部分和/或该光吸收介质86任选包围该钉扎层109的一部分。所得器件可以如图8H和图8I的情况下所公开的那样运行。其它结构可用于在钉扎层和第一区域68之间提供电连通。例如，图9E是经修改以使得一个或更多个沟道120延伸通过源极区域72至与次级钉扎层119接触的图9B和图9C的器件的横截面。在一些情况下，该一个或更多个沟道是延伸通过该源极区域72至与该次级钉扎层119接触的第一区域68的部分。该沟道120可以通过限制经掺杂用于源极区域72的衬底的面积，以使得该第一区域68的一个或更多个区域延伸通过所得源极来产生。次级钉扎层119也可以与多层衬底如绝缘体上覆硅(SOI)晶片结合使用。例如，图8J至图8R中的器件可以各自包括一个或更多个次级钉扎层119。例如，图9F例示了经修改以在光吸收介质86和源极区域72之间包括次级钉扎层119的图8K的器件。作为另一个实例，图9G例示了经修改以在光吸收介质86和源极区域72之间包括次级钉扎层119的图8L的器件。作为另一个实例，图9H例示了经修改以在光吸收介质86和源极区域72之间包括次级钉扎层119的图8M的器件。此外，图9I例示了经修改以包括多层衬底如绝缘体上覆硅(SOI)晶片的图9E的器件。在上述实施方案中，其中电子器件与钉扎层109通过电导体94电连通，如图8F、图8K、图8L、图9B等等中显示的那样，电导体94可以任选用于在该钉扎层109和第一区域68之间提供电连通。电子器件可以随后使该钉扎层109和该第一区域68保持在相同的电位下，以便提供第一区域以钉扎功能(pinningfunctionality)。或者，在如图8F、图8K、图8L、图8N和图8O的器件中，施加到该钉扎层109上的电位可能不同于施加到第一区域68上的电位。特别地，施加到钉扎层109上的电压可以是负的，并且其大小使得雪崩过程可以在光吸收介质86中被诱发，用于光吸收介质86中的光生载流子的倍增。图9A至图9I的器件显示了接触浅沟槽隔离结构60的次级钉扎层119的一部分。该次级钉扎层119的这些部分可以充当去耦层(decouplinglayer)。在一些情况下，这些去耦层与该次级钉扎层119接触光吸收介质的部分相连，并且在一些情况下，这些去耦层与该次级钉扎层119接触光吸收介质的部分分离。该去耦层可以帮助漏极区域74从浅沟槽隔离结构60上去耦。在没有该去耦层的情况下，在漏极区域74和浅沟槽隔离结构60的界面处生成的电子和/或空穴有可能进入该漏极区域74。但是，该去耦层可以提供减少或阻止这些空穴和/或电子进入该漏极区域74的能垒。在图8D至图9I中例示的各器件中，例示了单一晶体管和光电二极管组合。但是，图8D至图9I的器件可以包括超过一个晶体管和光电二极管组合。例如，这些器件可以按比例调节以包括如图8A至图8C中显示的附加的晶体管和光电二极管组合。例如，浅沟槽隔离结构60和/或深沟槽隔离结构102可用于按需降低相邻器件之间的电串扰。在其中使用薄膜或超薄膜平台的情况下，可能无需使用浅沟槽隔离结构60，因为当上层98变得更薄时，变得可能通过简单的氧化过程将整个上层98转化为氧化物，并且所得氧化物可以提供所需隔离。在一些情况下，可能不需要相邻器件的完全电隔离，例如，在按照图8D构造的器件中，第一区域68可以充当该器件上的多个不同光电二极管的共同基础(commonground)。钉扎层109可以与其它组件组合以充当有效钉扎层。例如，次级钉扎层119和钉扎层109可以有效地用作钉扎层(有效钉扎层)。或者，钉扎层109本身可以充当有效钉扎层。在图8D至图9I中例示的各器件中，可能需要提高光吸收介质86接触有效钉扎层或与有效钉扎层邻接的部分，以便有效钉扎层将光吸收介质周边保持在恒定电位下而没有接合其它材料如二氧化硅，除了传输门下方的区域外。如在诸如至少在图8G、图8I和图9C中公开的器件的器件中显而易见的那样，钉扎层109用作有效钉扎层，并可以任选在水平方向上包围光吸收介质86。因此，当钉扎层具有六个侧面(即立方体或长方体)时，该钉扎层接触光吸收介质86的一对或两对相对侧面。使用次级钉扎层119可以提高光吸收介质86接触有效钉扎层或与有效钉扎层邻接的部分。例如，上述图像显示了次级钉扎层119，其将有效钉扎层延伸到光吸收介质86下方和/或光吸收介质86和次级钉扎层119下方的衬底部分之间的位置。结果，该有效钉扎层可以接触或邻接光吸收介质86的一对、两对、三对或超过三对相对侧。当光吸收介质具有奇数侧时，如用盘构造将发生的那样，该有效钉扎层可以接触该光吸收介质86的一对、两对、三对或超过三对相对侧和该光吸收介质86的附加的一侧。因此，该次级钉扎层119允许提高与有效钉扎层邻接或接触的光吸收介质86的百分比，或甚至在垂直方向上包围该光吸收介质86。在一些情况下，可以构造该器件以使得垂直参考平面(垂直于衬底)可以通过光吸收介质86绘制，并且所得横截面可以具有与包围该光吸收介质86的面积的超过50％、70％、90％、95％或99％接触或邻接的钉扎层109或有效钉扎层109。该钉扎层109可以在该光吸收介质86上和/或在次级钉扎层119上和/或在其被需要的该器件的其它区域上外延生长。此外，该钉扎层109可以在外延生长过程中经掺杂并可以在外延生长过程中经原位掺杂，其可以是选择性或非选择性的。在现有器件中，钉扎层通过离子注入形成，并且需要多个步骤，如光刻、蚀刻、清洗、热退火等等。伴随可用于(suedwith)公开器件的钉扎层的原位掺杂的外延生长可以在低到足以避免掺杂剂扩散的温度下进行，由此产生采用常规离子注入和退火不可能实现的掺杂剂浓度和分布。此外，在CMOS工艺流程中，超晶格层和钉扎层的外延生长的插入点使得所有后继工艺步骤在不干扰该超晶格和钉扎层的结构特性的温度下进行。相反，在常规CMOS图像传感器中，“钉扎注入”在工艺流程中相当早地进行，通常在源极/漏极注入和相应的退火步骤之前。因此，常规钉扎注入永远不能实现在外延生长过程中用掺杂可以实现的掺杂剂浓度和分布。制造具有高得多的掺杂剂浓度，上至简并水平(例如超过1E20cm-3)和好得多的受控分布(例如δ-掺杂和/或渐变分布(gradedprofile))的钉扎层的能力允许该钉扎层比常规CMOS图像传感器的钉扎层更薄，并仍实现相同的功能。在图8A至图9I中例示的各器件中，光吸收介质86包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。因此，该光吸收介质86可以添加到衬底65的表面上而不是成为通过如掺杂技术限定的衬底的区域。例如，光吸收介质86可以通过在衬底65上生长该光吸收介质86来添加到该衬底上。合适的生长方法包括但不限于在衬底65上和/或在将充当衬底的晶片的上层98上的外延生长。因为钉扎层109可以在器件上生长，所以该钉扎层109可以是硅；但是，使用生长来形成钉扎层109意味着钉扎层109可以是其它材料。例如，适于钉扎层109的材料包括但不限于Si、Ge、以下的无序或有序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1，Si1-yCy，其中y为大于0且小于或等于0.25，和Si1-x-yGexCy，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。相对于用硅将实现的势垒，使用这些材料作为钉扎层可以降低对于空穴从光吸收介质中包含的超晶格向钉扎层109的移动的任何势垒。结果，这些材料可以提供各能带边缘的光滑渐变，使得空穴可以有效地从超晶格层中被提取。在一些情况下，钉扎层109的化学组成具有梯度，所述梯度为超晶格与钉扎层109的界面提供渐变价带边缘。尽管图8D至图9I的钉扎层109例示为单层材料，但是该钉扎层109可以包括多层材料。例如，该钉扎层109可以包括一个或更多个接触光吸收介质86的过渡层。该钉扎层109还可以包括一个或更多个外层。至少一个所述外层接触一个或更多个过渡层，该过渡层中的至少一个在光吸收介质86和一个或更多个外层之间。作为实例，图9J例示了图9I的器件，但是其中钉扎层109包括在外层123和光吸收介质之间的过渡层121。尽管图9J使用图9I的器件以例示具有多个层的钉扎层，但是其它公开的钉扎层也可以具有多个层。一个或更多个过渡层和一个或更多个外层可以使用如外延生长的生长技术来添加到器件上。在其中钉扎层109与第一区域68接触的情况下，至少一个过渡层121和/或至少一个外层可以接触第一区域68。在其中器件包括接触钉扎层109的次级钉扎层119的情况下，至少一个过渡层121和/或至少一个外层可以接触该次级钉扎层119。如上所述，钉扎层109经掺杂以具有与第一区域68相同的极性，并且当器件包括次级钉扎层119时，该钉扎层109经掺杂以具有与该次级钉扎层119相同的极性。当钉扎层109包括多个层时，至少一个外层经掺杂以具有与第一区域68相同的极性，并且当器件包括次级钉扎层119时，至少一个外层经掺杂以具有与该次级钉扎层119相同的极性。但是，在一些情况下，一个或更多个过渡层未经掺杂。当一个或更多个过渡层经掺杂时，其经掺杂以具有与第一区域68相同的极性，并且当器件包括次级钉扎层119时，至少一个外层经掺杂以具有与该次级钉扎层119相同的极性。该一个或更多个过渡层可用于在一个或更多个外层和光吸收介质中包含的一种或更多种超晶格之间产生光滑的带边跃迁(bandedgetransition)。例如，在其中合意的是使用特定材料用于钉扎层109的情况下，所需材料和光吸收介质中包含的一种或更多种超晶格之间的能带偏移可能产生对于从该光吸收介质中提取电子和/或空穴不合意的势垒。为了解决该问题，所需的钉扎层109材料可以用作外层123，并且可以选择用于一个或更多个过渡层的材料以平滑在所需的钉扎层109材料和光吸收介质之间的两个或更多个材料界面处的能带偏移。例如，当钉扎层109包括在光吸收介质和外层之间的单一过渡层时，在该光吸收介质和该过渡层之间和在该过渡层和该钉扎层109之间的能带偏移可以各自小于该光吸收介质和该外层之间的能带偏移。这种布置可以降低从光吸收介质中提取电子和/或空穴的势垒。在一个实例中，钉扎层109包括外层(其为硅)和一个或更多个过渡层，选择所述过渡层以使得至少一个过渡层选自Si、Ge、以下的无序或有序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1，Si1-yCy，其中y为大于0且小于或等于0.25，和Si1-x-yGexCy，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。可能合意的是降低在超晶格和n型源极区域72之间的任何结处电子从超晶格移动的任何势垒。相对于诸如硅的材料，多种超晶格将具有多种能带偏移。对于各超晶格组成，任何不合意地高的势垒可以任选通过在该超晶格和源极区域72之间插入插入层(interposinglayer)(未例示)来降低。该插入层可以提供各能带边缘的光滑渐变，以使得电子和空穴二者可以从超晶格层中有效地被提取。合适的插入层包括但不限于诸如以下的材料：Si、Ge、以下的无序或有序合金：Si1-xGex，其中x为大于或等于0和/或小于或等于1，Si1-yCy，其中y为大于0且小、于或等于0.25，和Si1-x-yGexCy，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25，在硅与该超晶格之间具有适当渐变的能带偏移。在图8A至图9I的情况下公开的器件在以下情况下公开：在包括次级钉扎层119的器件中的NMOS晶体管栅极、p型钉扎层109和p型次级钉扎层119；但是，通过反转图中显示的各区域的公开的掺杂极性，可以实现互补构造(在包括次级钉扎层119的器件中的PMOS晶体管栅极、n型钉扎层109和n型次级钉扎层119)。在一个实例中，第一区域68经掺杂以便为充当p阱的p型第一区域，第二区域70经掺杂以便为充当n阱的n型第二区域，第三区域76经掺杂以便为p型第三区域，源极区域72经掺杂以便为p型区域，并且漏极区域74经掺杂以便为p型区域，钉扎层109经掺杂以便为n型钉扎层，当存在时，基极区域66经掺杂以便为n型硅衬底，或在p型衬底(未显示)66上的n型掺杂的三重n阱(triplen-Well)，并且当存在时，次级钉扎层119经掺杂以便为n型次级钉扎层119。当使用互补构造时，也可以使用一个或更多个上文公开的插入层。在一些情况下，但并非在所有情况下，反转掺杂区中的极性要求改变光吸收介质中包含的一种或更多种超晶格。例如，可能有必要使用相对于衬底材料和/或相对于钉扎层具有更合适的能带偏移的一种或更多种超晶格。在至少图8F、图8H、图8L、图8M、图8Q、图8R、图9B至图9E和图9G至图9I中公开的器件公开为具有包围光吸收介质的晶体管的组件或晶体管本身。但是，该晶体管或该晶体管组件可以部分包围该光吸收介质。例如，可以布置该晶体管或该晶体管组件，以使得该器件仍具有根据图8F、图8H、图8L、图8M、图8Q、图8R、图9B至图9E和图9G至图9I中任一幅的横截面，但是该晶体管或该晶体管组件不完全包围该光吸收介质。在图8A至图9I中例示的各器件中，光吸收介质86包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。因此，基底衬底104和/或第三区域76和/或源极区域72可以充当公开的超晶格体系的衬底。要注意的是，在这些情况下，该超晶格在或可以在选自第一区域68、基底衬底104、第三区域76、次级钉扎层119和源极区域72的一种或更多种组件上直接生长。在现有器件中，该光吸收介质86通常是硅或锗。但是，硅并非光的有效吸收体，直到波长接近紫外区域。Ge产生比Si更高水平的暗电流，因为Ge具有比Si更高的本征载流子浓度。可以充当衬底和光吸收介质86的超晶格体系的实例是在硅衬底的(100)面上生长的(Si4C)3-(Ge5)4。这种超晶格具有大约1.0eV的间接和直接基本能隙(fundamentalgap)，二者之间的差异在室温下为大约44meV，即小于2KT，即热噪声水平。在光吸收介质86中包含公开的超晶格拓宽了这些光电二极管的应用的数量。例如，通过选择具有提供特定波长吸收的带隙的超晶格体系，可以实现检测那些波长的能力。这些带隙不必仅仅是直接带隙，而也可以是间接带隙。如从本公开中显而易见的那样，用公开的超晶格可以实现的宽范围的带隙和能带结构允许光电二极管有效地用于宽范围的波长。例如，短波长红外(SWIR)波长范围通常在1.4微米和3微米之间(～0.9eV至～0.4eV)，其覆盖了夜辉，及还有人眼安全激光。硅在该范围内不能吸收，并且在Si上的Ge弛豫层仅可以吸收至多1.6微米。但是，公开的超晶格和/或超晶格体系可以允许在该范围内的有效的光传感。此外，中波红外范围(MWIR)波长范围通常在3微米和8微米之间(～0.4eV至～0.15eV)，并且一般可用于气体的化学鉴定(检测)，并且尤其重要的是对有毒和无色或无味的那些。公开的超晶格和/或超晶格体系可以允许在该范围内的有效的光传感，并因此可以使得光传感器能够用于这些应用。长波红外(LWIR)波长范围通常在8微米和15微米之间(～0.15eV至～0.08eV)，其可用于热传感和热成像。公开的超晶格和/或超晶格体系可以允许在该范围内的有效的光传感，并因此可以使得光传感器能够用于这些应用。图8C的器件可以在包括在半导体层114和虚设衬底(dummysubstrate)之间的中间层110的晶片上构建。在该器件的制造过程中，该半导体层114可以经掺杂以便在该半导体层114中形成沟道116、源极区域72和漏极区域74。在图8C中安置在该半导体层114上的一种或更多种组件可以在该半导体层114上形成。例如，光吸收介质86可以在该半导体层114上外延生长。可以除去该虚设衬底以便暴露该中间层110。适于除去该虚设衬底的方法包括但不限于蚀刻。光阻挡层106和波长滤波器108可以随后在暴露的中间层110上生成。衬底104可以随后结合到该结果上，使得该光阻挡层106和波长滤波器108在该基底衬底104和该中间层110之间。在一些情况下，该晶片是绝缘体上覆硅(SOI)晶片。如上所述，SOI晶片包括在硅上层和硅下层之间的通常为氧化硅的埋入氧化物层。该埋入氧化物层可以充当中间层110，硅上层可以充当半导体层114，并且硅下层可以充当虚设衬底。在描述图8A至图8C各自中的器件时，将各光电二极管描述为p-i-n光电二极管。但是，该光电二极管可以是n-i-n或p-i-p光电二极管。例如，在上面的描述中，钉扎层109可以经掺杂以便为n型覆盖层以提供n-i-n光电二极管。在描述图8A至图8C各自中的器件时，将各晶体管描述为NMOS晶体管。但是，一个或更多个晶体管可以是PMOS晶体管。例如，第一区域68经掺杂以便为p型第一区域，第二区域70可以经掺杂以便为n型第二区域，第三区域76可以经掺杂以便为p型第三区域，源极区域72经掺杂以便为p型源极区域，漏极区域74经掺杂以便为p型漏极区域，并且基极区域66经掺杂以便为n型基极区域。在这些情况下，覆盖层88可以经掺杂以便为p型覆盖层，其产生p-i-p光电二极管。不同的光传感器和晶体管的组合可以存在于相同的器件上。例如，在器件上的一部分光传感器可以是p-i-n光电二极管，而另一部分光传感器是p-i-p光电二极管。另外或或者，在器件上的一部分晶体管可以是PMOS，而另一部分是NMOS。尽管图8A至图8C例示了在单一器件上具有多个光传感器的器件，但是该器件可以仅包括一个光传感器。此外，在器件上的一个或更多个光传感器可以与除以上例示的晶体管之外的组件电连通。例如，在器件上的一个或更多个光传感器可以各自与一个或更多个电阻器电连通。此外，该一个或更多个光传感器无需与集成到器件上的其它组件电连通。可以使用传统集成电路制造技术来实现图8A至图8C中例示的器件的构造。另外或或者，包括公开的超晶格和/或超晶格体系的器件的部分可以如本文件中公开那样生成。涉及图8A至图8C中例示的器件的结构、构造、运行和制造的附加信息可以在以下文献中找到：美国专利号6,943,051，专利申请系列号10/399,495，2005年9月13日授权，2003年4月17日提交，并且题为“MethodoffabricatingheterojunctionphotodiodesintegratedwithCMOS”；美国专利号7,265,006，专利申请系列号11/176,538，2007年9月4日授权，2005年7月7日提交，并且题为“MethodoffabricatingheterojunctiondevicesintegratedwithCMOS”；美国专利号7,153,720，专利申请系列号11/142,783，2006年12月26日授权，2005年6月1日提交，并且题为“CMOSimagesensor”；美国专利号7,521,737，专利申请系列号11/070,721，2009年4月21日授权，2005年3月2日提交，并且题为“Light-sensingdevice”；美国专利号8,120,079，专利申请系列号12/403,900，2012年2月21日授权，2009年3月13日提交，并且题为“Light-sensingdeviceformulti-spectralimaging”；美国专利号8,183,516，专利申请系列号11/572,525，2012年5月22日授权，2005年7月28日提交，并且题为“LayoutsforthemonolithicintegrationofCMOSanddepositedphotonicactivelayers”；美国专利申请系列号11/781,544，2007年7月23日提交，并且题为“MethodofFabricatingHeteroiunctionPhotodiodeswithCMOS”和美国专利申请系列号11/572,519，2005年7月28日提交，并且题为“PhotonicdevicesMonolithicallyIntegratedwithCMOS”，其各自以其全部并入本文。公开的超晶格还可以用于在器件如发光二极管中产生光。例如，上述超晶格还可以包含在光源如激光器和LED的有源区或增益介质中。作为实例，图10A是双异质结发光二极管(LED)的横截面。该发光二极管包括安置在基底126上的组件。该组件包括有源层120、第一区域122和第二区域124。该有源层120位于第一区域122和第二区域124之间。该有源层120可以与第一区域122和第二区域124二者直接物理接触。第一区域122和第二区域124可以是相同的材料。该组件安置在基底126上，使得该基底126位于第一区域122和基底电极127之间。此外，第二区域124在电极128和有源层120之间。电子器件(未显示)可以与该基底电极127电连通，并且该电极128可以构造成向该发光二极管施加正向偏压以产生光。适于基底126的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。公开的超晶格可以充当选自第一区域122、第二区域124和有源层120的组件中的任意一种、任意两种或全部三种。例如，选自第一区域122、第二区域124和有源层120的一种、两种或三种组件可以各自包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。当一种组件包括多种超晶格时，该超晶格可以如在图1B的情况下所公开的那样堆叠。在一个实例中，至少该有源层120包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。另外或或者，块状半导体材料可以充当选自第一区域122、第二区域124和沟道的组件中的任意一种或任意两种。合适的块状材料包括但不限于以下的无序合金：Si，Si1-xGex，其中x为大于或等于0和/或小于或等于1；Si1-yCy，其中y为大于或等于0或0.1和/或小于或等于0.25；Si1-x-yGexCy，其中x为大于或等于0或0.1和/或小于或等于1，且y为大于或等于0或0.01和/或小于或等于0.25。在一个实例中，至少该有源层120包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。该基底126可以充当公开的超晶格体系之一的衬底。或者，第一区域122或有源层120可以充当公开的超晶格体系之一的衬底。结果，第一区域122、第二区域124和有源层120中的任意或全部可以在该基底126上外延生长。例如，第一区域122可以在该基底126上外延生长，该有源层120可以在第一区域122上外延生长，并且该第二区域124可以在有源层120上外延生长。第一区域122经掺杂以便为n型第一区域122，有源层120未经掺杂以便为本征沟道，并且第二区域124经掺杂以便为p型第二区域124。当该有源层120包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成时，选择所述一种或更多种超晶格以使得有源层120的带隙小于用于第一区域122和第二区域124二者的材料的带隙。公开的超晶格可以如上文讨论的那样包括第IV族材料或由第IV族材料组成。结果，用于第一区域122和第二区域124的材料也可以是第IV族材料如硅。具有不同带隙的超晶格将产生不同的波长。结果，可以选择在该有源层120中的一种或更多种超晶格以便实现特定的波长。在发光二极管的一个实例中，第一区域122和第二区域124是硅，并且该有源层120包括在硅第一区域122的(100)面上生长的(Ge4C)5-(Ge5)5或由在硅第一区域122的(100)面上生长的(Ge4C)5-(Ge5)5组成。覆层可以添加到图10A的光源上以提供一定程度的光限制(confinement)。例如，图10B例示了如图10A中所示构造的光源，但是具有在第一区域122和有源层120之间的第一覆层130和在第二区域124和有源层120之间的第二覆层132。该第一覆层130具有比第一区域122更大的折射率，并且该第二覆层132具有比第二区域124更大的折射率。折射率的改变可以在第一覆层130和第二覆层132之间提供光限制。适于第一覆层130和/或第二覆层132的材料包括但不限于Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。该第一覆层130可以由与第二覆层132相同的材料构造，或由与第二覆层132的材料不同的材料构造。该第一覆层130可以经掺杂以便为与第一区域122相同类型的区域。例如，第一区域122和第一覆层130可以均经掺杂以便为n型区域。该第二覆层132可以经掺杂以便为与第二区域124相同类型的区域。例如，第二区域124和第二覆层132可以均经掺杂以便为p型区域。考虑到这些条件，第一区域122和第一覆层130可能是相同的材料，但是经掺杂以使得该第一覆层130具有比第一区域122更大的折射率。另外或或者，第二区域124和第二覆层132可以是相同的材料，但是经掺杂以使得该第二覆层132具有比第二区域124更大的折射率。在根据图10A构造的器件的一个实例中，第一区域122和第二区域124是相同的材料，但是一个是n型区域，且另一个是p型区域。此外，第一覆层130和第二覆层132是相同的材料，但是一个是n型区域，且另一个是p型区域。此外，该第一覆层130和第一区域122均为n型区域或均为p型区域，并且该第二覆层132和第二区域124均为n型区域或均为p型区域。根据图10A和图10B构造的光源的优点在于可以在基底电极127和电极128之间施加足够大的电场用于发光二极管以雪崩模式运行。结果，该光源可以作为雪崩光电二极管(APD)运行。可以设计合适的雪崩光电二极管以使得光吸收和雪崩倍增在不同的区域中发生，其中那些区域之一或二者可以包含超晶格。在各区域中可以存在一种或多种超晶格。该超晶格可以是不同的，并根据它们的光电性质对于吸收和倍增分离式雪崩光电二极管(SAM-APD)中各区域的特定功能的适宜性加以选择。图10A和图10B的光源通常不提供足够的限制用于光信号在空腔内共振，并因此可以被归类为共振增强结构。结果，这些光源可以与其它组件结合以便形成共振增强结构，如具有这些光源充当增益介质的激光腔。例如，图10A或图10B的光源可以安置在激光腔中，使得光信号在离开该激光腔之前进行多次穿过有源层(active)。当图10A的光源包含在激光腔中时，图10A的光源可以充当超晶格或多量子阱(MQW)激光器的增益元件。当图10B的光源包含在激光腔中时，图10B的光源可以充当分离限制异质结构(SCH)激光器的增益元件。上述光源可以经修改以便用作激光腔。例如，上述光源可以经修改以包括安置以便在光源内形成激光腔的光反射器。光反射器的实例是镜子和光栅134。作为实例，图10C是具有光栅134的图10A的光源的横截面，安置所述光栅134以在有源层120内反射特定波长或波长范围。因此，该光源可以用作分布反馈(DFB)激光器，其中增益介质包括一种或更多种公开的超晶格。合适的光栅134包括但不限于布拉格光栅。该光栅134可以通过蚀刻开口136进入或通过有源层120来形成。光栅134中的开口136可以填充有固体、液体或气体，如其中安置光源的环境气氛。可以选择该光栅的特征如开口宽度、深度等等以使得光的特定波长或波长范围被该光栅反射，而其它波长通过该光栅。该有源层120中的一种或更多种超晶格还产生特定波长或波长范围的光信号。结果，该有源层120中的一种或更多种超晶格可以匹配该光栅的特征。由公开的超晶格提供的宽范围的带隙和能带结构提高了可能的光栅构造的数量，并因此提高了可以由光源提供的光信号的数量和带宽。尽管图10C例示了光栅134与图10A的光源结合使用，但是这些光栅134可以与根据图10B的光源结合使用。图10D是经修改以包括光反射器的根据图10A的光源的横截面。安置该光反射器以便在器件内形成激光腔。特别地，安置该光反射器以使得该光源用作垂直腔面发射激光器(VCSEL)，其中增益介质包括一种或更多种公开的超晶格。图10A的基底126可以安置在第一区域122和基底反射器138之间。或者，如图10D中所示，该基底反射器138可以替代图10A中例示的基底126。结果，第一区域122在该基底反射器138和有源层120之间。该光源还包括第二反射器140，安置所述第二反射器140以使得第二区域124在该第二反射器140和第二区域124之间。该第一反射器和该第二反射器140可以经构造以提供法布里-珀罗(FP)激光腔。例如，该基底反射器138和/或该第二反射器140部分透射以提供来自该激光腔的输出。当该基底反射器138为部分透射时，该第二反射器140可以是部分透射或完全反射的。当该第二反射器140为部分透射时，该基底反射器138可以是部分透射或完全反射的。适于该第一反射器和该第二反射器140的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。第一电接触142与第一区域122电连通，并且第二电接触144与第二区域124电连通。隔离片146安置在第一电接触和有源层120之间，并可以由电绝缘材料构造。电子器件(未显示)可以与第一电接触142和第二电接触144电连通。电子器件可以向该第一电接触142和该第二电接触144施加电能以电泵浦激光器。适于该第一电接触142和该第二电接触144的材料包括但不限于金属硅化物，如硅化镍。适于该隔离片146的材料包括但不限于电介质，如氧化硅和氮化硅。在图10D的光源中，第一区域122或第二区域124可以充当一个或更多个公开的超晶格体系的衬底。例如，有源层120可以在第一区域122或第二区域124上生长。在光电器件中可以包括在有源层或增益介质中包含一种或更多种公开的超晶格的光源。例如，光源可以单片集成到互补金属氧化物半导体(CMOS)器件中。例如，图11A是包括电连接到NMOS晶体管的源极上的光源的光电器件的横截面。光源和晶体管的这种布置可以用于诸如以下的应用：垂直腔面发射激光器、与CMOS单片集成用于芯片内光学互连、替代或补充电互连、芯片间光学互连、替代或补充用于3D-IC集成芯片的硅通孔(TSV)、板内光学互连、替代或补充具有光波导的印刷电路板(PCB)中的金属线、板间光学互连、在PCB之间使用光纤连接或自由空间光学连接、用于多种光学、光电子、光化学和光力学器件(如光学陀螺仪、光开关、光化学检测器和机械作动器的光激活/控制)的芯片上光源。该器件包括具有第一区域68、第二区域70、源极区域72和漏极区域74的半导体层114。第三区域76延伸到第一区域68中。漏极区域74延伸到第二区域70中。浅沟槽隔离结构60延伸到半导体层114中。基极区域66、第一区域68、第二区域70、第三区域76、源极和漏极可以各自经掺杂以便为n型区域或p型区域。在图11A中显示的实例中，基极区域66经掺杂以便为p型基极区域，第一区域68经掺杂以便为充当n阱的n型第一区域，第二区域70经掺杂以便为充当p阱的p型第二区域，第三区域76经掺杂以便为n型第三区域，源极区域72经掺杂以便为n型源极区域，并且漏极区域74经掺杂以便为n型漏极区域。在第一区域68中和在第二区域70中的掺杂剂的浓度可以大于在基极区域66中的掺杂剂浓度。在第三区域76中的掺杂剂的浓度可以大于在第一区域68中的掺杂剂浓度。漏极区域74的浓度可以大于在源极区域72中的掺杂剂浓度，所述在源极区域72中的掺杂剂浓度可以大于在第一区域68中的掺杂剂浓度。在漏极区域74中的掺杂剂浓度可以足以使该漏极区域74为简并半导体。适于半导体层114的材料包括但不限于硅、厚膜绝缘体上覆硅(SOI)、超薄膜(UTF)-SOI和超薄膜(UTF)-GOI。适于浅沟槽隔离结构的材料包括但不限于介电材料如氧化硅。绝缘体78、栅极80和栅绝缘层82安置在半导体层114上。栅绝缘层82安置在半导体层114和栅极80之间。增益介质147安置在第三区域76和覆盖层88之间。该增益介质147可以与覆盖层88和第三区域76直接物理接触。该增益介质147无需经掺杂，并因此可以为本征区。该覆盖层88可以是掺杂区。在图11A的实例中，该覆盖层88可以经掺杂以便为p型覆盖层。适于覆盖层88的材料包括但不限于硅。适于第一反射器和第二反射器140的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。表面等离子体共振结构148安置在覆盖层88上。电接触90与表面等离子体共振结构148、栅极80和漏极区域74直接物理接触。适于电接触90的材料包括但不限于硅化物如硅化镍。保护层92安置在器件上，使得覆盖层88、表面等离子体共振结构148、绝缘体78和栅极80在保护层92和半导体层114之间。合适的保护层92包括但不限于在CMOS技术应用中称为金属前电介质(PMD)的层。电导体94延伸通过保护层92至电接触90。电子器件(未显示)可以与电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。半导体层114安置在中间层110上，以使得中间层110在半导体层114和光反射器152之间。合适的中间层110具有低于半导体层114的折射率。适于光反射器152的材料包括但不限于金属如铝、铜、银和金。该器件可以在绝缘体上覆硅(SOI)晶片上构造。如上所述，SOI晶片包括在硅上层和硅下层之间的通常为氧化硅的埋入氧化物层。可以除去硅下层以便暴露该埋入氧化物层。光反射器152可以随后在暴露的埋入氧化物上形成。结果，来自绝缘体上覆硅晶片的埋入氧化物充当中间层110，并且来自绝缘体上覆硅晶片的硅上层充当半导体层114。在该器件的运行过程中，该光反射器152和该表面等离子体共振结构148限定激光腔。例如，电子器件向电导体94施加电能以便由增益介质147生成光。生成的光在光反射器152和表面等离子体共振结构148之间共振。表面等离子体共振结构148反射光信号，并包括多个图案化结构。例如，表面等离子体共振结构148可以包括图案化的导电材料如金属膜或由图案化的导电材料如金属膜组成。该等离子体共振结构148可以与共振光相互作用以便选择共振光信号的波长和/或偏振。该结构的材料、该材料的厚度、以及其中布置该结构的图案决定所得的共振光的波长和偏振。适于该结构的材料包括但不限于金属如铝、铜、银和金。适于等离子体共振结构的至少一个维度的尺寸包括但不限于小于100纳米、75纳米或50纳米的尺寸。在一些情况下，该至少一个维度是该等离子体共振结构148相对于覆盖层88的厚度。如在法布里-珀罗(FP)激光器的设计中已知的那样，该光反射器152和/或该表面等离子体共振结构148可以构造成部分透射以提供来自器件的激光输出。第一区域68充分经掺杂以便在光电二极管的第三区域76和晶体管的源极区域72之间提供电连通。该源极区域72、漏极区域74和栅极80分别充当晶体管的源极、漏极和栅极。此外，第二区域70经掺杂以使得最接近栅绝缘层82的第二区域70的部分充当该晶体管的沟道。例如，第二区域70可以包括掺杂剂浓度梯度，其允许第二区域70充当倒掺杂阱。电子器件可以打开和关闭该晶体管，并由此打开和关闭该激光器。因此，电子器件可以调制该激光器的输出。如图11B中所示，图11A的器件中的光反射器152可以用第二表面等离子体共振结构154来替代。结果，光信号在表面等离子体共振结构148和第二表面等离子体共振结构154之间共振。该第二表面等离子体共振结构154可以具有与该表面等离子体共振结构148相同的特性。例如，该第二表面等离子体共振结构和该表面等离子体共振结构148可以由相同的材料构造，具有相同的厚度或基本相同的厚度，并且以相同的图案或基本相同的图案布置。或者，该第二表面等离子体共振结构154可以具有与表面等离子体共振结构148不同的特性。半导体层114的厚度可以如图11C的横截面中所示那样降低。该半导体层114包括沟道116、源极区域72和漏极区域74。浅沟槽隔离结构60延伸到半导体层114中并可以任选延伸至与中间层110接触。该沟道116、源极区域72和漏极区域74可以各自经掺杂以便为n型区域或p型区域。在图11C中显示的实例中，源极区域72经掺杂以便为n型源极区域，沟道116经掺杂以便为p型沟道，并且漏极区域74经掺杂以便为n型漏极区域。在漏极区域74中的掺杂剂浓度可以任选足以使该漏极区域74为简并半导体。沟道116可以经掺杂以使得沟道116可以充当晶体管的沟道。适于半导体层114的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。绝缘体78、栅极80和栅绝缘层82安置在半导体层114上。栅绝缘层82安置在半导体层114和栅极80之间。增益介质147安置在源极区域72和覆盖层88之间。该增益介质147可以与覆盖层88和源极区域72直接物理接触。该增益介质147无需经掺杂，并因此可以为本征区。该覆盖层88可以是掺杂区。在图11C的实例中，该覆盖层88可以经掺杂以便为p型覆盖层。适于覆盖层88的材料包括但不限于Si、Ge、Si1-xGex的无序合金，其中x为大于或等于0和/或小于或等于1，和Si1-x-yGexCy的无序合金，其中x为大于0且小于或等于1，且y为大于0且小于或等于0.25。表面等离子体共振结构148安置在该覆盖层88上。电接触90与表面等离子体共振结构148、栅极80和漏极区域74直接物理接触。适于电接触90的材料包括但不限于硅化物如硅化镍。保护层92安置在器件上，使得覆盖层88、表面等离子体共振结构148、绝缘体78和栅极80在保护层92和半导体层114之间。合适的保护层92包括但不限于称为金属前电介质(PMD)的层。电导体94延伸通过保护层92至电接触90。电子器件(未显示)可以与电导体94电连通。结果，电子器件可以向该电导体94施加电能以运行器件。半导体层114安置在中间层110上，以使得中间层110在半导体层114和第二表面等离子体共振结构154之间。合适的中间层110具有低于半导体层114的折射率。该器件可以在绝缘体上覆硅(SOI)晶片上构造。如上所述，SOI晶片包括在硅上层和硅下层之间的通常为氧化硅的埋入氧化物层。可以除去硅下层以便暴露该埋入氧化物层。第二表面等离子体共振结构154可以随后在暴露的埋入氧化物上形成。结果，来自绝缘体上覆硅晶片的埋入氧化物充当中间层110，并且来自绝缘体上覆硅晶片的硅上层充当半导体层114。在图11C中例示的器件的运行过程中，表面等离子体共振结构148和第二表面等离子体共振结构154限定激光腔。例如，电子器件向电导体94施加电能以便由增益介质147生成光。生成的光在第二表面等离子体共振结构154和表面等离子体共振结构148之间共振。表面等离子体共振结构148包括多个图案化结构，其与共振光相互作用以便选择共振光信号的波长和/或偏振。该结构的材料、该材料的厚度、以及其中布置该结构的图案决定了所得的共振光的波长和极性。适于该结构的材料包括但不限于金属如铝、铜、银和金。适于等离子体共振结构的至少一个维度的尺寸包括但不限于小于100纳米、75纳米或50纳米的尺寸。在一些情况下，该至少一个维度是该等离子体共振结构148相对于覆盖层88的厚度。第二表面等离子体共振结构154可以具有与表面等离子体共振结构148相同的特性。例如，该第二表面等离子体共振结构和该表面等离子体共振结构148可以由相同的材料构造，具有相同的厚度或基本相同的厚度，并以相同的图案或基本相同的图案布置。或者，该第二表面等离子体共振结构154可以具有与该表面等离子体共振结构148不同的特性。如在法布里-珀罗(FP)激光器的设计中已知的那样，该表面等离子体共振结构148和/或该第二表面等离子体共振结构154可以构造成部分透射以提供来自器件的激光输出。源极区域72充分经掺杂以便在增益介质147和沟道116之间提供电连通。结果，该源极区域72、沟道116、漏极区域74和栅极80分别充当晶体管的源极、沟道、漏极和栅极。电子器件可以打开和关闭该晶体管，并由此打开和关闭该激光器。因此，电子器件可以调制该激光器的输出。该表面等离子体共振结构148可以用光反射器如镜子替代。例如，图11D例示了该表面等离子体共振结构148被光反射器如镜子替代的图11C的器件。适于该反射器的材料包括但不限于金属，如铝、铜、银和金。在该器件的运行过程中，该光反射器和该第二表面等离子体共振结构154限定激光腔。如在法布里-珀罗(FP)激光器的设计中已知的那样，该光反射器和/或该第二表面等离子体共振结构154可以构造成部分透射以提供来自该器件的激光输出。在增益介质147中包含一种或更多种公开的超晶格允许该增益介质生成宽范围的波长，尽管在硅平台上使用也如此。LED和/或激光器的增益介质通常需要是具有直接带隙的材料。此外，CMOS技术基于硅、Ge、Si1-xGex的无序合金和Si1-x-yGexCy的无序合金，其均具有间接带隙。包括第IV族元素或由第IV族元素组成的公开的超晶格可以具有直接带隙。结果，公开的超晶格适于用作LED和激光器的增益介质。此外，公开的超晶格可以在硅上外延生长，其使得它们非常好地适于与CMOS单片集成。在图11A至图11D中例示的各器件中，该增益介质147包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。因此，半导体层114和/或第三区域76和/或源极区域72可以充当公开的超晶格体系的衬底。当该增益介质147包括多种超晶格时，该超晶格可以如在图1B的情况下公开的那样堆叠。此外，当该增益介质或有源层包括多种不同的超晶格时，该不同的超晶格可以具有允许不同的超晶格产生不同的光波长的相容性能带对准。例如，图11E例示了示例性能带对准，其可以在根据图11A至图11D中例示的任一器件构造的激光腔中产生该结果。光吸收介质86包括第一超晶格、第二超晶格和第三超晶格或由第一超晶格、第二超晶格和第三超晶格组成，并且不同的超晶格各自生成不同的光波长λ1、λ2和λ3。这对块状材料通常是不可能的，因为一种块状材料将通常吸收由其它块状材料产生的光。但是，公开的超晶格不显示相同水平的交叉吸收，因为如图11E中例示，公开的超晶格可以具有微能带(miniband)和微能带之间的能隙，其使得它们对以下光子更加透明：所述光子的能量超出它们自身的基本能隙但是匹配落在微能带之间的能隙中的能级。此外，据信，公开的超晶格可以允许电子和空穴同时对各超晶格中的辐射复合可用。同样，该超晶格不必按照升序或降序的带隙大小的特定次序，而是可以按照其中电子和空穴可以遍历各超晶格而没有在超晶格之间的界面处遭遇异质结势垒的顺序。当光源包括一个或更多个表面等离子体共振结构时，该表面等离子体共振结构可以用于实现在增益介质中生成的不同波长的共振。例如，一个或更多个表面等离子体共振结构可以设计为提供多个共振峰，并且不同的峰可以与不同超晶格的带隙相关联。例如，由增益介质产生的不同波长各自可以具有落在共振峰之一内的波长。结果，有源层或增益介质中的多个SL可以导致输出不同波长的光信号，或者可以提高由光源输出的光信号的带宽。在描述图11A至图11D各自中的器件时，将各晶体管描述为NMOS晶体管。但是，一个或更多个该晶体管可以是PMOS晶体管。例如，为了生成PMOS晶体管，第一区域68经掺杂以便为p型第一区域，第二区域70经掺杂以便为n型第二区域，第三区域76经掺杂以便为p型第三区域，源极区域72经掺杂以便为p型源极区域，并且漏极区域74经掺杂以便为p型漏极区域。在这些情况下，覆盖层88可以经掺杂以便为p型覆盖层。不同晶体管的组合可以存在于同一器件上。例如，在器件上的一部分晶体管可以是PMOS，而另一部分是NMOS。尽管图11A至图11D例示了在单一器件上具有多个光源的器件，但是该器件可以仅包括一个光源。此外，在器件上的一个或更多个光源可以与除以上例示的晶体管之外的组件电连通。例如，在器件上的一个或更多个光源可以各自与一个或更多个电阻器电连通。此外，该一个或更多个光源不必与集成到该器件上的其它组件电连通。可以使用传统集成电路制造技术来实现图11A至图11D中例示的器件的构造。另外或或者，包括公开的超晶格和/或超晶格体系的器件的部分可以如本文件中公开那样生成。涉及图11A至图11D中例示的器件的结构、构造、运行和制造的附加信息可以在以下文献中找到：美国专利号6,943,051，专利申请系列号10/399,495，2005年9月13日授权，2003年4月17日提交，并且题为“MethodoffabricatingheteroiunctionphotodiodesintegratedwithCMOS”；美国专利号7,265,006，专利申请系列号11/176,538，2007年9月4日授权，2005年7月7日提交，并且题为“MethodoffabricatingheterojunctiondevicesintegratedwithCMOS”；美国专利号7,153,720，专利申请系列号11/142,783，2006年12月26日授权，2005年6月1日提交，题为“CMOSimagesensor”；美国专利号7,521,737，专利申请系列号11/070,721，2009年4月21日授权，2005年3月2日提交，并且题为“Light-sensingdevice”；美国专利号8,120,079，专利申请系列号12/403,900，2012年2月21日授权，2009年3月13日提交，并且题为“Light-sensingdeviceformulti-spectralimaging”；美国专利号8,183,516，专利申请系列号11/572,525，2012年5月22日授权，2005年7月28日提交，并且题为“LayoutsforthemonolithicintegrationofCMOSanddepositedphotonicactivelayers”；美国专利申请系列号11/781,544，2007年7月23日提交，并且题为“MethodofFabricatingHeterojunctionPhotodiodeswithCMOS”和美国专利申请系列号11/572,519，2005年7月28日提交，并且题为“PhotonicdevicesMonolithicallyIntegratedwithCMOS”，其各自以其全部并入本文。在图10A至图11Q中公开的各光源中，增益介质或有源层包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。当该增益介质或有源层包括多种不同的超晶格时，该不同的超晶格可以具有允许不同的超晶格产生不同的光波长的相容性能带对准。结果，在该有源层或增益介质中的多个SL可以导致输出不同波长的光信号，或者可以提高由光源输出的光信号的带宽。上述的许多光源还可以充当光传感器。例如，这些器件中的增益介质147或有源层120可以用包括公开的光吸收介质86之一或由公开的光吸收介质86之一组成的层替代。结果，器件如图10C至图11E的器件可以包括在共振腔或共振增强结构内的光传感器。因此，图10C至图11E也公开了光传感器。在共振腔或共振增强结构内使用光传感器可以提高被该光传感器吸收的入射光信号的部分，并由此提高器件的效率。公开的超晶格可用于负微分电阻(NDR)器件或Gunn器件。这些器件可以是两端或三端器件，其中跨该器件施加电压。对于向这些器件施加的电压范围的至少一部分，当施加的电压提高时，该器件的电阻提高。图12是两端负微分电阻(NDR)的实例的示意图。该器件包括在器件端子的掺杂区152之间并与该掺杂区152接触的有源区150。该掺杂区可以均为简并掺杂以便为n型区域。该有源区是其中电阻响应于施加的电压而提高的器件区域。该有源区包括一种或更多种公开的超晶格或由一种或更多种公开的超晶格组成。公开的超晶格可以通过几种机制之一提供负微分电阻(NDR)。例如，图21中显示的能带结构具有导带底(CBM)位于γ点处的导带。存在与该CBM相邻的其它导带底，其充当卫星谷(例如，在点L3、L2和L1附近)。这些卫星谷具有比CBM更平的曲率，表明更大的电子质量。当施加足够的电压并且可获得足够的平均自由程时，驻留在CBM中的电子获得足够的能量以跳跃至具有较高的能量但较低的质量和较低的迁移率的卫星谷。这导致在较高电压下的较低电流，由此导致NDR。公开的超晶格由此可以提供负微分电阻(NDR)的另一种机制从图22中显而易见。图22显示了导带底部包括周期性微能带，该微能带具有沿着从能带结构的L0点至γ点的线的狭窄宽度(在能量方面)。当电子被施加的电压加速时，它们到达色散曲线的曲率反转极性的点，并由此导致电流降低。这种电流降低提供了所需的NDR。现有NDR器件是电子通过例如上述机制的机制响应施加的电压的结果；但是，公开的超晶格可以提供由空穴响应施加的电压产生的NDR器件。例如，图42具有价带顶(VBM)位于Γ点处的价带。存在与该VBM相邻的其它价带顶，其充当卫星峰(例如，在点L1和L2之间的中距离附近)。这些卫星峰具有比VBM更平的曲率，表明提高的空穴质量。当施加足够的电压并且可获得足够的平均自由程时，驻留在VBM中的空穴获得了足够的能量以跳跃至卫星峰，并由此导致较低水平的电流。空穴可以由此提供NDR的另一种机制从图38中显而易见。图38显示了导带顶部包括周期性微能带，该微能带具有沿着从能带结构的L0点至γ点的线的狭窄宽度(在能量方面)。当空穴被施加的电压加速时，它们到达色散曲线的曲率反转极性的点，并由此导致电流降低。这种电流降低提供了所需的NDR。因此，存在多种机制，公开的超晶格可以通过这些机制提供负微分电阻(NDR)。实施例1模拟了在硅的(100)面上生长的表示为(Ge4C)5-(Ge5)5的超晶格晶胞的能带结构，并且所得能带结构呈现在图11中。模拟了在硅的(111)面上生长的表示为(Ge4C)5-(Ge5)5的超晶格晶胞的能带结构，并且所得能带结构呈现在图13中。能带结构是经布里渊区(BZ)中的多个高对称点的能带能量值的图，也称为k-路径或k-回路。所述高对称点根据超晶格晶胞的对称性而改变，并且由此k-回路也如此。图11中的能带结构不同于图13中显示的能带结构。这种差异据信是由于应变对超晶格的不同组分的影响不同，这是由于以下事实：对于用作超晶格组分的不同材料，BZ中恒能量的表面沿不同方向取向。例如，对于其恒能量的表面沿BZ的X方向取向的材料，如硅，该X方向与在(100)表面上生长的膜的单轴应变的方向一致，而对于其恒能量的表面沿L方向取向的材料，如锗，该L方向与在(111)表面上生长的膜的单轴应变的方向一致。因此，对于相同的材料，取决于材料在其上外延生长的晶体学表面取向，应变的影响不同，并且对于相同的晶体学表面取向，应变的影响取决于各材料的恒能量表面的对称性的方向。这些结果表明，可以选择衬底以便实现特定的带隙结果。实施例2模拟了在硅的(100)面上生长的表示为(Si4C)5-(Si5)1-(Ge5)1-(Si5)3-(Ge5)1-(Si5)1的超晶格晶胞的能带结构，并且所得能带结构呈现在图15中。模拟了在硅的(100)面上生长的表示为(Si4C)5-(Si5)2-(Ge5)1-(Si5)1-(Ge5)1-(Si5)2的超晶格晶胞的能带结构，并且所得能带结构呈现在图16中。模拟了在硅的(100)面上生长的表示为(Si4C)5-(Si5)2-(Ge5)1-(Si5)2-(Ge5)1-(Si5)1的超晶格晶胞的能带结构，并且所得能带结构呈现在图17中。这些超晶格在相同的衬底表面上生长，具有相同的原子平面总数和相同数量的各类型的原子平面。但是，所述原子平面以不同的顺序重新布置。但是，如从图16和图17的比较中最显而易见的，原子平面的重新排序产生了带隙位移。这些结果意味着可以改变原子平面的次序以调整带隙。实施例3模拟了在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)2的超晶格晶胞的能带结构，并且所得能带结构呈现在图18中。模拟了在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)4的超晶格晶胞的能带结构，并且所得能带结构呈现在图19中。模拟了在硅的(111)面上生长的表示为(Ge4C)3-(Ge5)5的超晶格晶胞的能带结构，并且所得能带结构呈现在图20中。这些超晶格在相同的衬底表面上生长，并且各自具有三个(Ge4C)原子平面。但是，提高了Ge5原子平面的数量。图18与图19的比较显示，将Ge5原子平面的数量由两个提高到四个提高了带隙。但是，图19与图20的比较显示，将Ge5原子平面的数量由四个提高到五个对带隙具有降低的效果。此外，在从(Ge4C)3-(Ge5)5变成(Ge4C)3-(Ge5)7中，提高Ge5原子平面数量导致带隙变成间接带隙，并且提高了0.216eV。这些结果表明在至少一些超晶格中，提高特定化学组成的超晶格晶胞中的原子平面的数量可用于实现特定的带隙水平，但是提高那些原子平面的数量的效果可能导致关于带隙大小的趋势的转变。实施例4模拟了在硅的(111)面上生长的表示为(Ge4C)2-(Ge5)3的超晶格晶胞的能带结构，并且所得能带结构呈现在图21中。模拟了在硅的(111)面上生长的表示为(Ge4C)4-(Ge5)3的超晶格晶胞的能带结构，并且所得能带结构呈现在图22中。这些超晶格在相同的衬底表面上生长，并且各自具有三个(Ge5)原子平面。但是，提高了(Ge4C)原子平面的数量。图21与图14的比较显示，将(Ge4C)原子平面的数量由两个提高到四个降低了带隙。这些结果意味着可以通过提高(Ge4C)原子平面的数量来进一步降低带隙。因此，这些结果还表明，提高特定化学组成的超晶格晶胞中的原子平面的数量可用于实现特定的带隙水平。此外，将这些结果与实施例3的结果进行比较显示，所得能带结构不仅随(Ge5)原子平面的数量而改变，而且随(Ge4C)原子平面的数量而改变。因此，可以选择各不同化学组成的原子平面的数量以便实现特定的带隙。实施例5模拟了在硅的(100)面上生长的表示为(Si4C)4-(Ge5)3的超晶格晶胞的能带结构，并且所得能带结构呈现在图23中。模拟了在硅的(100)面上生长的表示为(Si4C)3-(Ge5)4的超晶格晶胞的能带结构，并且所得能带结构呈现在图24中。这些图的比较显示，组成方面相当小的改变可以显著地改变能带结构和所得带隙。这些图还显示随着小的组成变化，该带隙可以由直接带隙变为间接带隙。实施例6模拟了各种超晶格的能带结构。下表2列举了生成能带结构的不同的超晶格和可以找到该能带结构的图。表2实施例7在各种不同的条件下模拟了块状Si2Sn2C的能带结构。例如，图43A例示了弛豫状态(未向任何表面应变)下的Si2Sn2C的结果，图43B例示了向Si(100)应变的Si2Sn2C的结果，图43C例示了向Si(111)应变的Si2Sn2C的结果，并且图43D例示了向Si(110)应变的Si2Sn2C的结果。这些图像令人惊讶且预料不到地显示价带顶在布里渊区的Z点(和/或其等价的Y)处。因此，当Si2Sn2C为弛豫或应变时均可以实现这种状态。这些图像还显示，导带底在Z点(和/或其等价的Y)处，并且Si2Sn2C因此是直接带隙材料。因为存在具有在Z点(和/或其等价的Y)处的导带底的可用材料，所以价带顶在该位置处的存在显示具有在k空间中的垂直跃迁的异质结可以在Z点(或Y点)处实现，而非限于Γ点。该特征将可用于与Si、Ge或本发明的几种超晶格形成异质结，其具有在布里渊区中的相同点处的导带底。结果，在一些情况下，Si2Sn2C代表公开的超晶格中一个或更多个平面的化学组成。实施例8作者们还已发现，超晶格，如向Si(110)应变的(Si4C)4-(Si5)4可以具有在布里渊区的k点处的直接带隙，其中没有块状材料既不具有导带底也不具有价带顶，如图44中所示。图44显示了对晶胞计算的能带结构，其具有最小尺寸晶胞(Si4C)4-(Si5)4的双倍原子数-(Si8C2)4-(Si10)4-，以降低该最小尺寸晶胞的空间不对称性。导带底在Γ、X和K中是简并的，并且价带顶在Γ、X和K中也是简并的。应当注意的是，在图44中显示的未折叠能带结构中，在Γ和K中的点的谱权(spectralweight)比在X中弱大约100倍。这种超晶格例示公开的超晶格具有多个k点，在所述k点处可以出现导带底和价带顶，以及多个带隙值和能带偏移。因为存在具有在K点(和/或其等价的K’)处的导带底的可用材料，所以价带顶在该位置处的存在显示具有在k空间中的垂直跃迁的异质结可以在K点(或K’点)处实现，而非限于Γ点。该特征将可用于与Si、Ge或本发明的几种超晶格形成异质结，其具有在布里渊区中的相同点处的导带底。结果，在一些情况下，(Si4C)4-(Si5)4代表一种或更多种公开的超晶格。图14-25中显示的各能带结构具有直接带隙。使用仅具有四种不同的化学组成：Si4C、Ge4C、Ge5和Si5的原子平面实现了图14-25中显示的令人惊讶地多样的能带结构。此外，仅一种所述能带结构是针对包括具有Si5的原子平面的超晶格的。结果，用基本上三种不同组成的原子平面实现了这种宽范围的结果。使用有限数量的变量实现此类宽范围的能带结构的能力表明了使用公开的材料设计用于特定应用的超晶格的能力。上述结果表明，可能使用公开的材料来设计用于特定应用的超晶格。在设计超晶格时，所需能带结构将取决于超晶格的成分之间的能带对准。存在三种基本类型的能带对准：I型或嵌套能隙(nestedgap)、II型或交错能隙(staggeredgap)、和III型或断裂能隙(brokengap)。对于I型对准，超晶格的带隙在被其成分的能隙的最小值和最大值所囊括的范围内。对于II型，超晶格的带隙可能受成分之间的能带偏移的影响，并且可能小于，且也可能大于其成分的能隙。其中的成分具有交错(也称为II型)能带对准的超晶格可以具有负带隙，即可以是半金属。超晶格可以具有负带隙，并且其成分之一也可以具有负带隙。因此，该成分的能带结构可用于选择用于实现具有特定特征的超晶格能带结构的材料。上面公开的许多器件公开为在诸如厚膜绝缘体上覆硅(SOI)、薄膜SOI、超薄膜(UTF)-SOI、薄膜绝缘体上覆锗(GOI)和超薄膜(UTF)-GOI、薄膜绝缘体上覆硅-锗和超薄膜(UTF)-绝缘体上覆硅-锗的平台上构造。在这些平台中，厚度是指顶部半导体层的厚度，而不是支撑层的厚度。例如，在薄膜SOI中，短语“薄膜”指的是硅上层的厚度，而不是指衬底或埋入氧化物。在通常的绝缘体上覆硅(SOI)或绝缘体上覆锗(GOI)中的顶部半导体层的厚度为大于10纳米、100纳米、或1微米和/或小于10微米、或100微米。在这些平台中，“厚膜”具有大于0.5微米、或1微米和/或小于10微米、或100微米的厚度。在这些平台中，薄膜具有大于10纳米、100纳米和/或小于0.5微米、或1微米的厚度。在这些平台中，超薄膜具有大于1纳米、或10纳米和/或小于20纳米、或50纳米的厚度。在一些情况下，上面描述为未经掺杂的特征可以是掺杂补偿的，在于该特征包括相等量或等浓度的电激活的p型和n型掺杂剂。此外，术语块状半导体并非是指半导体的尺寸或量，而是指具有通常称为块状半导体的半导体的性质的半导体。例如，块状半导体可以指具有通常被称为块状形式半导体的光电性质的半导体。鉴于这些教导，本发明的其它实施方案、组合和修改对本领域那些普通技术人员将是容易想到的。因此，本发明将仅受以下权利要求的限制，当结合上述说明书和附图查看时，所述权利要求包括所有此类实施方案和修改。