用于半导体器件的选择性栅极间隔体的制作方法

本发明的实施例总体上涉及形成选择性栅极间隔体并且更具体来说，涉及在半导体鳍状物上提供阻挡材料，以使得选择性形成的栅极间隔体可以设置在随后形成的栅极上，以及涉及使用这些技术形成的器件结构、器件、和系统。

背景技术：

用于三栅极晶体管制造中的替代栅极工艺的当前集成操作可以包括若干步骤，这些步骤是复杂的并且使得难以实现期望的结构。例如，在当前工艺中，电介质栅极间隔体材料可以沉积在牺牲(例如，虚设)栅极以及鳍状物之上、在鳍状物的源极和漏极接触区中。沉积可以是非选择性的，以使得电介质栅极间隔体材料形成在期望的区域(例如，牺牲栅极)和不期望的区域(例如，鳍状物的源极和漏极接触区)之上。随后，栅极间隔体可以使用多步骤(例如，大约10个步骤)工艺来形成，以形成期望的栅极间隔体，以使得牺牲栅极可以被去除并替代，并且随后的器件制造可以继续。

这样的多步骤工艺可能是困难的、昂贵的、并且可能对鳍状物造成损害(例如，对鳍状物的沟道区和/或对鳍状物的源极/漏极区的损害)以及造成增加的缺陷等级等等。

因此，存在实现用于形成三栅极晶体管器件的较简单、不那么昂贵、和较高质量的工艺的需要。随着对这样的器件的需求持续增长，这些努力可能变得关键。

附图说明

在附图中，通过示例的方式而不是限制的方式示出了本文中描述的材料。为了说明的简单和清楚，附图中所示的元件并不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件被放大。此外，在被认为是适当的情况下，在附图中已经重复了附图标记，以指示对应的或相似的元件。在附图中：

图1A、1B、1C、1D、1E、1F、1G、1H、1I和1J是在执行特定制造操作时的示例性晶体管结构的视图；

图2A、2B、2C、2D、2E和2F是在执行特定制造操作时的示例性晶体管结构的视图；

图3示出了示例性阻挡自组装单层分子；

图4示出了包括具有底切部的阻挡材料的示例性晶体管结构；

图5示出了包括具有锥形部分的侧壁间隔体的示例性晶体管结构；

图6示出了具有注入区域的示例性晶体管结构；

图7是示出用于使用双重图案化技术来形成器件结构的示例性工艺的流程图；

图8是采用IC的移动计算平台的原理图，其中，经由选择性栅极间隔体技术来制造(多个)晶体管；以及

图9是全都根据本公开内容的至少一些实施方式布置的计算设备的功能性框图。

具体实施方式

现在参考附图描述了一个或多个实施例或实施方式。尽管讨论了具体构造和布置，但应当理解的是，其仅用于说明性的目的。相关领域中的技术人员将认识到，在不脱离本说明书的精神和范围的情况下，可以采用其它构造和布置。对相关领域中的技术人员将显而易见的是，也可以在除了本文中详细描述的系统和应用之外的各种其它系统和应用中采用本文中所描述的技术和/或布置。

在以下具体实施方式中参考了附图，附图形成了本文的部分，其中，类似的附图标记可以标识贯穿本文的类似部分以指示对应的或相似的元件。将意识到，为了说明的简单和/或清楚，在附图中所示的元件并不一定按比例绘制。例如，为了清楚起见，元件中的一些元件的尺寸可以相对于其它元件被放大。此外，要理解的是，在不脱离所要求保护的主题的范围的情况下可以利用其它实施例并可以作出结构和/或逻辑改变。还应当指出，方向和参考(例如，上、下、顶部、底部、之上、之下等等)可以用于促进对附图和实施例的讨论，并且并非旨在限制所要求保护的主题的应用。因此，以下具体实施方式并非以限制性的意义来理解，并且所要求保护的主题的范围由所附权利要求及它们的等同形式来限定。

在以下描述中，阐述了许多具体细节。然而，对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，用框图形式而不是详细示出了公知的方法和设备，以避免使本发明难以理解。贯穿本说明书对“实施例”或“一个实施例”的引用表示结合实施例描述的特定特征、结构、功能、或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书在不同地方出现短语“在实施例中”或“在一个实施例中”并不一定指代本发明的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能、或特性可以以任何适合的方式进行组合。例如，第一实施例和第二实施例可以在与这两个实施例相关联的特定特征、结构、功能、或特性不相互排斥的任何情况下进行组合。

如本发明的说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“所述”旨在也包括复数形式，除非上下文另外明确指示。还将理解的是，如本文中使用的术语“和/或”指代和包括相关联的列出项目中的一个或多个项目的任何和所有可能的组合。

术语“耦合”和“连接”连同它们的派生词可以在本文中用于描述部件之间的结构关系。应当理解的是，这些术语并非旨在作为彼此的同义词。相反，在具体实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其它中间元件)物理或电接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。

如本文中使用的术语“在……之上”、“在……之下”、“在……之间”以及“在……上”等等指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层之上或之下的一个层可以与另一层直接接触或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触或可以具有一个或多个中间层。相反，“在”第二层“上”的第一层与第二层直接接触。类似地，除非另外明确陈述，设置在两个特征之间的一个特征可以与相邻特征直接接触或可以具有一个或多个中间特征。

如贯穿本说明书和权利要求书中所使用的，通过术语“……中的至少一个”或“……中的一个或多个”进行连接的一列项可以表示所列出的项的任何组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。

以下描述了与选择性形成的栅极侧壁间隔体相关的方法、器件结构、器件、装置、和计算平台。

如以上所描述的，存在实现用于形成三栅极晶体管器件和类似器件的较简单、不那么昂贵、和较高质量工艺的需要。如本文中进一步讨论的，在实施例中，阻挡材料可以形成在半导体鳍状物上。例如，阻挡材料可以具有与随后形成的栅极不同的表面化学性质。阻挡材料可以是具有相对于随后形成的栅极不同的表面化学性质的任何材料，以使得共形层可以形成在栅极上而不是阻挡材料上(或至少不是阻挡材料的部分上)。例如，阻挡材料可以被定性为鳍状物的包覆部等等。如所讨论的，栅极可以设置在阻挡材料的一部分上(例如，以及半导体鳍状物的一部分之上)，以使得如所讨论的，栅极和阻挡材料具有不同的表面化学性质。在一些示例中，可以执行可选的注入，以在栅极内形成注入区来辅助共形层随后形成到栅极上的选择性。此外，在一些示例中，阻挡自组装单层可以形成在阻挡材料的暴露部分上。这样的阻挡自组装单层可以包括具有头部基团和尾部的分子，如本文中进一步讨论的，以使得头部基团附接到阻挡材料并且还使得尾部抑制随后的共形层的形成。在其它示例中，可以不提供这样的阻挡自组装单层。

如所讨论的，相对于阻挡材料具有蚀刻选择性的共形层随后可以由于如所讨论的表面化学性质的差异而选择性地形成在栅极上，而不形成在阻挡材料的至少部分上(例如，包括或排除阻挡自组装单层)。例如，共形层可以不形成在鳍状物的被阻挡材料覆盖的部分上，然而，共形层的一部分可以形成在紧邻栅极的鳍状物上。如所讨论的，栅极自身可以被共形层覆盖。在一些示例中，可以经由基于阻挡材料与共形层之间的蚀刻选择性的蚀刻操作来去除阻挡材料的暴露部分(例如，以及如果使用的话，去除阻挡自组装单层)。

随后，可以通过化学机械抛光(CMP)处理等来去除共形层的顶部部分。在一些示例中，栅极可以是最终的栅极结构，并且在其它示例中，栅极可以是牺牲(例如，虚设)栅极。在这样的牺牲栅极示例中，牺牲栅极可以被去除，并且被诸如高k栅极电介质和金属栅极之类的最终栅极叠置体替换。这种晶体管结构可以用于随后在实施存储器器件或逻辑器件等的集成电路内制造晶体管器件。

例如，集成电路可以包括使用本文中所讨论的技术而形成的晶体管。这样的晶体管可以包括设置在半导体鳍状物的一部分之上的栅极和与栅极相邻的栅极侧壁间隔体。此外，晶体管可以包括栅极侧壁间隔体与半导体鳍状物之间的阻挡材料，以使得阻挡材料相对于栅极侧壁间隔体具有蚀刻选择性。另外，在一些示例中，阻挡自组装单层分子的头部或尾部(或两者)可以设置在阻挡材料与栅极侧壁间隔体之间。在一些示例中，剩余的阻挡材料可以包括注入种类(implant species)和/或半导体鳍状物可以包括至少位于阻挡材料之下的注入区。在一些示例中，注入区可以在鳍状物的其它区域内延伸。此外，晶体管可以包括位于栅极侧壁间隔体之下和阻挡材料内的底切部分(例如，由于去除阻挡材料的相邻部分)。另外，栅极侧壁间隔体可以包括与鳍状物相邻的锥形或圆形部分(例如，由于共形层邻近阻挡材料具有有限生长)。

本文中所讨论的技术可以提供用于形成与设置在半导体鳍状物上的栅极相邻的栅极侧壁间隔体的简化制造工艺。这样的选择性栅极侧壁间隔体技术可以消除将在其它情况下产生的处理的复杂性、可变性、和/或对半导体鳍状物(例如，鳍状物的沟道区和/或源极/漏极区)的损害的制造步骤。使用这样的简化技术形成的器件可以提供增强的性能和减少的制造成本。包括栅极侧壁间隔体和牺牲栅极的这样的晶体管结构可以用在制造晶体管器件的各种工艺流程中。

图1A、1B、1C、1D、1E、1F、1G、1H、1I和1J是根据本公开内容的至少一些实施方式布置的、在执行特定制造操作时的示例性晶体管结构的视图。图1A提供了示例性晶体管结构100的平面视图101和沿着平面视图101中的线A-A’截取的侧视图102。如图1A中所示出的，晶体管结构100可以包括器件层103和半导体鳍状物104。器件层103可以包括例如诸如晶体硅之类的半导体材料。在一些示例中，器件层103可以包括先前形成的器件、器件部件等。例如，器件层103可以包括晶体管、存储器、电容器、电阻器、光电器件、开关、或任何其它有源或无源电子器件、或者其部分。在一些示例中，器件层103可以包括部分形成的器件，例如晶体管器件。在一些示例中，器件层103可以设置在衬底(未示出)之上。在一些示例中，衬底可以包括半导体材料，例如单晶硅(Si)、锗(Ge)、硅锗(SiGe)、基于Ⅲ-Ⅴ材料的材料(例如，砷化镓(GaAs)、碳化硅(SiC)、蓝宝石(Al₂O₃)、或者它们的任何组合)。在一些示例中，器件层103可以自身包括这样的衬底材料。

半导体鳍状物104可以包括任何适合的半导体材料。在实施例中，半导体鳍状物104包括单晶硅。在其它实施例中，半导体鳍状物104可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、基于Ⅲ-Ⅴ材料的材料(例如，砷化镓(GaAs)、碳化硅(SiC)、蓝宝石(Al₂O₃)、或者它们的任何组合)。可以使用任何适合的一种或多种技术(例如经由图案化和器件层103的蚀刻、经由牺牲鳍状物工艺等)来形成半导体鳍状物104。如所示的，在一些示例中，半导体鳍状物104可以是设置在器件层103上的三栅极鳍状物。在其它示例中，半导体鳍状物104可以是底切鳍状物，以使得器件层103的一部分可以从半导体鳍状物104之下被去除，并且半导体鳍状物104可以被定性为纳米线，并且如本文中所讨论的晶体管结构可以被定性为纳米线器件。在一些示例中，这样的纳米线器件的鳍状物结构可具有大体上圆形的截面。

图1B示出了在半导体鳍状物104上形成阻挡材料108之后的与晶体管结构100类似的晶体管结构105。阻挡材料108可以包括任何适合的材料或材料叠置体。例如，阻挡材料108可以包括以下材料中的一种或多种：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、或氧化铝。如以下进一步讨论的，阻挡材料108可以具有与随后形成的栅极的在表面化学性质上的差异(例如，可以与随后形成的栅极在化学成分上不同)，并且阻挡材料108可以阻挡或阻碍共形层在其上的形成。例如，随后形成的栅极可以是包括多晶硅的牺牲栅极。此外，阻挡材料108可以在随后的处理期间保护半导体鳍状物104。在各种示例中，阻挡材料108可以被定性为阻挡层或包覆部等。阻挡材料108可以形成在半导体鳍状物104的顶部和侧壁上。此外，阻挡材料108也可具有任何适合的厚度。在一些示例中，阻挡材料108可具有在2至5nm的范围内的厚度、在4至10nm的范围内的厚度、或者在5至15nm的范围内的厚度等。

可以使用任何适合的一种或多种技术来形成阻挡材料108。在一些示例中，可以经由热生长工艺形成阻挡材料108。例如，阻挡材料108可以包括经由热氧化生长的氧化硅(SiO₂)。在其它示例中，可以使用覆盖式沉积技术来沉积阻挡材料108，这些沉积技术例如为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、分子层沉积(MLD)、原子层沉积(ALD)等。

图1C示出了在阻挡材料108的一部分上形成栅极110之后的与晶体管结构105类似的晶体管结构107。如所示出的，栅极110可以被图案化到阻挡材料108上。可以使用任何适合的一种或多种技术来将栅极110沉积在阻挡材料108上。例如，可以通过体材料的沉积和使用光刻技术的图案化等来形成栅极110，在一些示例中，栅极110可以是牺牲或虚设栅极，以使得可以执行随后的替代栅极工艺，以形成最终的栅极叠置体。栅极110可以包括如本文中所讨论的具有相对于阻挡材料108的表面化学性质的差异的任何适合的材料。在一些示例中，栅极110是多晶硅。在其它示例中，栅极110是氮化硅。阻挡材料108、栅极110、和其它结构可以环绕半导体鳍状物104的三个侧部(例如，如图1C中所示出的半导体鳍状物104的顶部、以及半导体鳍状物104的侧部——请参考图1A的平面视图)。在一些示例中，栅极110可以跨多个半导体鳍状物延伸。在一些示例中，阻挡材料108、栅极110、和其它结构可以环绕半导体鳍状物104的所有侧部，例如在纳米线的实施方式中。

图1D示出了在用于在栅极110内形成注入区106的可选注入之后的与晶体管结构107类似的晶体管结构109。如以下关于图1E所讨论的，选择性共形层可以形成在栅极110上。在一些示例中，可以在栅极110上形成共形层之前执行如所示的可选注入。例如，注入种类可以辅助选择性共形层在栅极110上的形成，而同时引起半导体鳍状物104上的阻挡材料108的注入部分的化学性质的最小损害和/或最小改变。例如，栅极110可以是多晶硅并且阻挡材料108可以是氧化硅(例如，热生长的氧化硅)或碳化硅等。在这样的示例中，注入区106的注入种类可以是氮。这样的注入可以使得随后的共形层更具有选择性地形成在栅极110上而不形成在阻挡材料108的暴露部分上，如本文中所讨论的。在示例中，栅极110可以是多晶硅并且注入可以是利用硅或氮的注入种类或诸如氩、氦、或氙等之类的惰性注入种类的硅的非晶化或预先非晶化注入。在这样的示例中，可以通过碳沉积和快速热处理(例如，退火等等)来形成随后形成的阻挡材料108(本文中进一步讨论的)，以使得阻挡材料108(和随后形成的栅极侧壁间隔体)包括碳化硅。在其它示例中，随后形成的阻挡材料108可以是热生长的氧化硅等等。

如所讨论的，在一些示例中，注入可以包括氮、硅、或诸如氩、氦、或氙等之类的惰性注入种类。在其它示例中，注入可以包括氧、硼、磷、砷、锑或碳。在一些示例中，注入可以被执行为覆盖式注入，以使得在注入之前没有执行图案化。例如，注入区106可以被提供在如所示出的栅极110的顶部和侧壁上以及半导体鳍状物104的顶部和侧壁的暴露部分上。在一些示例中，注入区(未示出)可以延伸到阻挡材料108和/或半导体鳍状物104中。例如，在本文中关于图6对这样的注入区进行讨论。在一些示例中，器件层103的位于半导体鳍状物104外部的部分也可以包括注入区。这样的注入区或其部分可以在随后的制造步骤之后保持，并且可以是如本文中所讨论的最终晶体管器件或结构的一部分。如所讨论的，图1D中所示的注入可以是可选的，并且在一些示例中，可以不执行注入。为了呈现清楚的目的，图1E、1F、1G、1H、1I、和1J示出了不具有可选的注入区的示例性实施例。

在其它示例中，关于图1D所讨论的注入可以足以形成被设置在栅极110上的共形层。如所讨论的，在一些示例中，阻挡材料108可以包括氧化硅，栅极110可以包括多晶硅，并且注入区106的注入种类可以包括氮。在这样的示例中，如本文中讨论的选择性共形层可以经由所讨论的注入形成并且不具有如关于图1E所讨论的随后沉积操作(等等)。此外，经由注入形成的这样的选择性共形层可以相对于阻挡材料108具有蚀刻选择性。例如，如本文中所讨论的，在栅极110上选择性地形成共形层可以包括将种类注入到栅极110中以形成注入区。这样的处理可以包括可选的退火操作等。在其它示例中，可以经由沉积操作等在栅极110(例如，具有或不具有注入区)上形成共形层。

图1E示出了在栅极110上形成选择性共形层112之后的与晶体管结构107类似的晶体管结构111。如所示出的，选择性共形层112可以形成在栅极110上并且不形成在阻挡材料108的部分113上。例如，由于如本文中所讨论的栅极110与阻挡材料108之间的表面化学性质的差异，选择性共形层112可以选择性地形成在栅极110上而不形成在阻挡材料108的部分113上。如所示出的，在一些示例中，选择性共形层112可以形成在阻挡材料108的部分114上。这样的部分可以例如由于选择性共形层112邻近部分114的形成而被覆盖。在其它示例中，选择性共形层112可以不形成在阻挡材料108的任何部分上。在一些示例中，选择性共形层112可以包括锥形或圆形部分，如本文中关于图5进一步讨论的。如所讨论的，阻挡材料108可以阻挡或阻碍选择性共形层112在其上的形成。在一些示例中，如关于图2A-2F和图3所讨论的，附加的阻挡自组装单层可以形成在阻挡材料108上，以阻挡或阻碍选择性共形层112在其上的形成。

选择性共形层112可以包括可以形成在栅极110上但不形成在阻挡材料108的部分上并且可以相对于阻挡材料108具有蚀刻选择性的任何适合的一种或多种材料。例如，选择性共形层112可以包括以下材料中的一种或多种：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、氮化硼、碳化硼、碳氮化硼、磷化硼、硫化硼、聚磷腈、或诸如氧化铝之类的金属氧化物。选择性共形层112可以具有任何适合的厚度。在一些示例中，选择性共形层112可以具有在3至10nm的范围内的厚度、在5至12nm的范围内的厚度、或者在8至20nm的范围内的厚度等。

可以使用任何适合的一种或多种技术来形成选择性共形层112。在一些示例中，可以经由使用诸如等离子体曝光、ALD、MLD、或CVD之类的气相方法的沉积来形成选择性共形层112。这种沉积的温度可以是诸如在室温至1100℃的范围内的温度等的任何适合的温度。在示例中，栅极110可以包括多晶硅以在栅极110上形成氮化硅的选择性层，所述多晶硅可以在400至1100℃的范围内的温度下暴露于带有诸如氢气(H₂)之类的其它反应物和/或诸如氦(He)或氩(Ar)之类的可选稀释惰性气体的远程氮气(N₂)或氨气(NH₃)等离子体持续1至600秒的范围内的时间。在这样的示例中，阻挡材料108可以包括例如氧化硅、氮氧化硅、碳氧化硅、碳化硅或诸如氧化铝之类的金属氧化物。在一些示例中，在所讨论的沉积之后可以是快速热处理。例如，选择共形层112可以在栅极110的预先非晶化注入之后形成，以使得可以通过沉积(例如，碳)和快速热处理来形成选择性共形层112(例如，以形成碳化硅共形层112)。

此外，如所示出的，可以经由诸如单个沉积操作之类的单个操作来形成选择性共形层112。例如，单个沉积操作可以包括如所讨论的原子层沉积、分子层沉积、或化学气相沉积。这样的单个沉积操作可以提供制造的简化，并且在阻挡材料108出现时这样的单个沉积操作可以提供对半导体鳍状物104的保护，以使得可以实现高制造产量和低缺陷率。

此外，如关于图1D所讨论的，在一些示例中，可以通过执行到栅极110中的注入来形成选择性共形层112。在这样的示例中，栅极110的部分可以被消耗以形成选择性共形层112。此外，在这样的示例中，阻挡材料108的部分可以保持在随后形成的栅极侧壁间隔体与半导体鳍状物104的一部分之间，如关于图1J和本文中其它地方所讨论的。

图1F示出了在去除阻挡材料108的暴露部分之后的与晶体管结构111类似的晶体管结构115。如所示出的，阻挡材料108的部分可以被去除以暴露半导体鳍状物104的区域116并且留下剩余的阻挡材料部分117。剩余的阻挡材料部分117可以位于栅极110之下和/或选择性共形层112的部分之下。在一些示例中，如本文中关于图4进一步讨论的，在去除阻挡材料108的部分期间，可以在剩余的阻挡材料部分117内形成底切部。阻挡材料108的被去除的部分可以经由任何的一种或多种技术来去除。例如，阻挡材料108的部分可以经由诸如湿法蚀刻工艺之类的蚀刻工艺来去除。如所讨论的，选择性共形层112和阻挡材料108可以在它们之间具有蚀刻选择性，以使得可以执行蚀刻，从而去除阻挡材料108的部分，而同时留下选择性共形层112大体上不受影响。例如，阻挡材料108的部分可以经由选择性蚀刻操作来去除。半导体鳍状物104的暴露部分的区域随后可以用于源极/漏极形成和/或源极/漏极接触部等等。本文中讨论的技术可以为这样的结构提供半导体鳍状物104的大体上未受损害的区域。

图1G示出了在层间电介质材料119的可选形成之后的与晶体管结构115类似的晶体管结构118。如所示出的，可以使用任何适合的一种或多种技术体在半导体鳍状物104、剩余的阻挡材料部分117、栅极110、和选择性共形层112之上成块地沉积层间电介质材料119。层间电介质材料119可以包括用于例如提供在器件层103上或器件层103内形成的器件之间的电绝缘的任何适合的电介质材料。在一些示例中，可以不采用这样的层间电介质材料119，或者可以在随后的处理操作提供层间电介质(如果在器件之间使用)。

图1H示出了在暴露栅极110的顶部121和形成栅极侧壁间隔体122、123之后的与晶体管结构118类似的晶体管结构120。如所示出的，可以去除层间电介质材料119的部分和选择性共形层112的顶部。层间电介质材料119的部分和选择性共形层112的顶部可以使用任何适合的一种或多种技术来去除，举例来说，例如化学机械抛光(CMP)技术。也如所示出的，栅极侧壁间隔体122、123可以由在去除选择性共形层112的顶部部分之后的选择性共形层112的剩余部分形成。

如所讨论的，层间电介质材料119可以是可选的，或者这种层间电介质可以稍后在工艺流程中提供。在这样的示例中，可以通过经由化学机械抛光(CMP)技术等去除选择性共形层112的顶部来暴露栅极110的顶部121，以形成栅极侧壁间隔体122、123。在一些示例中，诸如源极和漏极注入物、延伸的源极和漏极区之类的其它晶体管结构可以利用在形成层间电介质材料119之前出现的栅极110来形成。

图1I示出了在去除栅极110和去除阻挡材料部分117的与半导体鳍状物104相邻的且位于栅极侧壁间隔体122、123之间的部分之后的与晶体管结构120类似的晶体管结构124。如所示出的，栅极110可以被去除。在这样的示例中，栅极110可以是牺牲栅极或虚设栅极等等。此外，如所示出的，阻挡材料部分117的部分可以被去除以留下剩余的阻挡材料125和剩余的阻挡材料126，并且暴露半导体鳍状物104的区域127。栅极110可以使用诸如蚀刻技术等之类的任何适合的一种或多种技术来去除。类似地，阻挡材料部分117的部分可以使用诸如蚀刻技术等之类的任何适合的一种或多种技术来去除。在一些示例中，栅极110可以在第一蚀刻工艺中被去除并且阻挡材料部分117的部分可以在第二蚀刻工艺中被去除。在一些示例中，如本文中关于图4进一步讨论的，可以在去除阻挡材料部分117的部分期间在剩余的阻挡材料125和/或剩余的阻挡材料126内形成底切部。

图1J示出了在形成栅极叠置体129之后的与晶体管结构124类似的晶体管结构128。如所示出的，栅极叠置体129可以形成在半导体鳍状物104上，并且在栅极侧壁间隔体122、123之间。栅极叠置体129可以包括任何适合的一种或多种材料。例如，栅极叠置体129可以包括诸如高k栅极电介质之类的栅极电介质130和诸如金属栅极电极之类的栅极电极131。栅极叠置体129可以使用诸如共形沉积、沉积、和CMP技术等之类的任何适合的一种或多种技术来形成。如所示出的，在一些示例中，栅极电介质130可以形成在半导体鳍状物104的表面上。在其它示例中，栅极电介质130还可以形成在栅极侧壁间隔体122、123的侧表面上，以使得栅极电极131例如不与栅极侧壁间隔体122、123直接接触。如所讨论的，在一些示例中，栅极叠置体129可以环绕半导体鳍状物104的三个侧部(例如，如图1J中所示出的半导体鳍状物104的顶部、和半导体鳍状物104的侧部——请参考图1A的平面视图)。在一些示例中，栅极叠置体129可以环绕半导体鳍状物104的所有侧部，例如在纳米线的实施方式中。

晶体管结构128可以形成集成电路的晶体管的一部分，例如，如本文中进一步讨论的。例如，晶体管可以包括形成在半导体鳍状物104的一部分之上的栅极叠置体129(例如，栅极)。晶体管还可以包括与栅极相邻(例如，与栅极叠置体129相邻)的栅极侧壁间隔体122和位于栅极侧壁间隔体122与半导体鳍状物104的另一部分之间的阻挡材料(例如，阻挡材料125)。如所讨论的，栅极侧壁间隔体122可以经由在牺牲栅极110上沉积选择性共形层来形成或者经由执行注入来形成以在牺牲栅极110上形成选择性共形层。可以经由如本文中进一步讨论的系统、平台、计算设备等来实施本文中所讨论的这种晶体管结构或其它晶体管结构。

如所讨论的，图1G-1J示出了用于形成晶体管结构的示例性工艺流程。在其它实施例中，可以在图1F的晶体管结构115上执行其它制造操作，例如其它替代栅极工艺流程等。例如，如所讨论的，可以在不引入层间电介质119的情况下暴露栅极110的顶部，形成侧壁间隔体122、123，并且去除栅极110。此外，为了呈现清楚的目的，并未对形成诸如沟道注入区、源极/漏极注入区等之类的其它结构进行讨论。

如以上关于图1E所讨论的，阻挡自组装单层可以形成在阻挡材料108上以阻挡或阻碍选择性共形层112在其上的形成。关于图2A-2F和图3讨论了这样的实施例。

图2A、2B、2C、2D、2E和2F是根据本公开内容的至少一些实施方式布置的、在执行特定制造过程时的示例性晶体管结构的视图。图2A示出了在形成阻挡自组装单层201之后的与晶体管结构109类似的晶体管结构200。如所示出的，阻挡自组装单层201可以选择性地形成在阻挡材料108的暴露部分上。例如，由于所讨论的阻挡材料108与栅极110之间的表面化学性质的差异，阻挡自组装单层201可以选择性地形成在阻挡材料108的暴露部分上。如所讨论的，阻挡自组装单层201可以提供形成随后的共形层的增强的或附加的阻挡，以使得共形层选择性地形成在栅极110上而不形成在阻挡自组装单层201上，以由此增加共形层随后形成到栅极110上的选择性。阻挡自组装单层201可以包括具有头部基团、尾部、以及可选地具有尾部官能团的分子，并且阻挡自组装单层121可以被组织到阻挡材料108上，以使得头部基团附接到阻挡材料108，并且尾部和可选的尾部官能团在图2A中所示的大体z方向上远离阻挡材料108延伸。在一些示例中，阻挡自组装单层201可以被定性为钝化材料等。此外，可以使用任何适合的一种或多种技术来形成阻挡自组装单层201。例如，阻挡自组装单层201可以经由吸附等自发地形成在阻挡材料108上。例如，阻挡自组装单层201可以形成在溶液相或气相中。

图3示出了根据本公开内容的至少一些实施方式布置的示例性阻挡自组装单层分子300。如图3中所示出的，阻挡自组装单层分子300可以包括头部基团301、尾部302、以及可选地包括尾部官能团303。如所讨论的，头部基团301可以吸收或者以其它方式附接到阻挡材料108。头部基团301可以包括可以附接到阻挡材料108而不附接到栅极110的任何适合的官能团。例如，头部基团301可以包括以下材料中的任何一种或多种：硅氧烷、甲硅烷基氯化物、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、或羧酸。此外，尾部302可以包括任何类型和数量的连接基团，例如8至22烷基等。例如，阻挡自组装单层分子300可以具有相对长(例如，C8-C22)的烷基链。此外，阻挡自组装单层分子300可以包括尾部官能团303。在其它示例中，阻挡自组装单层分子300可以不包括尾部官能团。

返回图2A，在一些示例中，阻挡材料108可以是如本文中所讨论的氧化硅(例如，具有2至5nm的厚度的热氧化物)。在实施例中，这样的氧化硅阻挡材料108还可以通过形成基于硅氧烷的阻挡自组装单层201来进行钝化。在这样的示例中，栅极110可以是诸如H终止的多晶硅之类的多晶硅栅极。

如本文中关于图1D所讨论的，在一些示例中，可以提供可选的注入以在栅极110内形成注入区。这种注入区可以辅助形成选择性共形层112，或者这种注入可以被执行以形成选择性共形层112。注入区可以包括如本文中所讨论的任何注入种类。例如，当用于辅助形成选择性共形层112时，可以在形成阻挡自组装单层201之前或之后执行这种注入。在可以执行这种注入以形成选择性共形层112的示例中，可以在形成阻挡自组装单层201之后执行注入。为了呈现清楚的目的，未在图2A-2F中示出这种注入区。

图2B示出了在栅极110上形成选择性共形层112之后的与晶体管结构200类似的晶体管结构202。选择性共形层112可以以任何方式形成并且可以包括如本文中讨论的任何材料和/或特性。为了简要的目的，这些细节将不再重复。继续以上示例，以使得阻挡材料108是氧化硅，阻挡自组装单层201包括基于硅氧烷的分子，并且栅极110是多晶硅，选择性共形层112可以通过低温(例如，25到300℃)ALD、MLD、或CVD工艺来形成。

如所示出的，选择性共形层112可以形成在栅极110上而不形成在阻挡自组装单层201的部分203上。例如，由于如本文中所讨论的栅极110与阻挡自组装单层201和/或阻挡材料108之间的表面化学性质的差异，选择性共形层112可以选择性地形成在栅极110上而不形成在阻挡自组装单层201的部分203上。如所示出的，在一些示例中，选择性共形层112可以形成在阻挡自组装单层201的部分204上。这样的部分可以例如由于邻近栅极110上的部分204形成选择性共形层112而被覆盖。在其它示例中，选择性共形层112可以不形成在阻挡自组装单层201的任何部分上。在这样的示例中，选择性共形层112可以包括锥形或圆形部分，如本文中关于图5进一步讨论的。如所讨论的，阻挡自组装单层201和/或阻挡材料108可以阻挡或阻碍选择性共形层112在其上的形成。

图2C示出了在去除阻挡自组装单层201的暴露部分和阻挡材料108之后的与晶体管结构202类似的晶体管结构205。如所示出的，阻挡自组装单层201的部分和阻挡材料108的部分可以被去除，以暴露半导体鳍状物104的暴露区域206并且留下剩余的自组装单层部分207、208和剩余的阻挡材料部分117。剩余的自组装单层部分207、208可以位于选择性共形层112的部分之下。剩余的阻挡材料部分117可以位于栅极110之下和/或位于选择性共形层112的部分之下。在一些示例中，在去除阻挡材料108的部分期间，底切部可以形成在剩余的阻挡材料部分117内。

此外，尽管被示出为相对共形的层，但剩余的自组装单层部分207、208可以仅为例如附接或粘合到剩余的阻挡材料部分117的微量自组装单层分子。在一些示例中，自组装单层分子的整个分子可以保留。在其它示例中，仅分子的部分(例如，头部基团、尾部、尾部官能团、或者它们的组合)可以保留在剩余的自组装单层部分207、208中。阻挡自组装单层201和阻挡材料108的被去除的部分可以经由任何适合的一种或多种技术来去除。例如，阻挡材料108的部分可以经由诸如湿法蚀刻工艺之类的蚀刻工艺来去除。如所讨论的，选择性共形层112和阻挡材料108可以具有它们之间的蚀刻选择性，以使得蚀刻可以被执行，从而可以去除阻挡材料108的部分，而同时留下选择性共形层112大体上不受影响。例如，阻挡材料108的部分可以经由选择性蚀刻操作来去除。在一些示例中，阻挡自组装单层201的被去除的部分可以例如使用剥离技术来在去除阻挡材料108的部分期间去除。在其它示例中，可以使用湿法蚀刻或其它溶解技术在去除阻挡材料108的部分之前去除阻挡自组装单层201的部分。

图2D示出了在形成可选的层间电介质材料119和在暴露栅极110的顶部211以及形成栅极侧壁间隔体122、123之后的与晶体管结构205类似的晶体管结构209。在一些示例中，可以使用任何适合的一种或多种技术体在半导体鳍状物104、剩余的阻挡材料部分117、剩余的自组装单层部分207、208、栅极110、和选择性共形层112之上成块地沉积层间电介质材料119，如本文中关于图1G所讨论的。层间电介质材料119可以包括例如用于提供形成在器件层103上或内的器件之间的电绝缘的任何适合的电介质材料。如所示出的，层间电介质材料119的部分(例如，如果成块沉积的话)和选择性共形层112的顶部可以被去除。层间电介质材料119的部分和选择性共形层112的顶部可以使用任何适合的一种或多种技术(举例来说，例如，化学机械抛光(CMP)技术)来去除。也如所示出的，栅极侧壁间隔体122、123可以由在去除选择性共形层112的顶部部分之后的选择性共形层112的剩余部分形成。如关于图1G和图1H所讨论的，可以不利用层间电介质材料118或者可以在工艺流程中稍后提供层间电介质材料。在这样的示例中，可以通过去除选择性共形层112的顶部来暴露栅极110的顶部121以形成栅极侧壁间隔体122、123。

图2E示出了在去除栅极110和去除阻挡材料部分117的与半导体鳍状物104相邻且位于栅极侧壁间隔体122、123之间的部分之后的与晶体管结构209类似的晶体管结构212。如所示出的，栅极110可以被去除。在这样的示例中，栅极110可以是牺牲栅极或虚设栅极等。此外，如所示出的，阻挡材料部分117的部分可以被去除，以留下剩余的阻挡材料125和剩余的阻挡材料126，并且暴露半导体鳍状物104的区域213。栅极110可以使用任何适合的一种或多种技术(例如蚀刻技术等)来去除。类似地，阻挡材料部分117的部分可以使用任何适合的一种或多种技术(例如蚀刻技术等)来去除。在一些示例中，栅极110可以在第一蚀刻工艺中被去除并且阻挡材料部分117的部分可以在第二蚀刻工艺中被去除。在一些示例中，如本文中关于图4进一步讨论的，可以在去除阻挡材料部分117的部分期间，在剩余的阻挡材料125和/或剩余的阻挡材料126内形成底切部。

图2F示出了在形成栅极叠置体129之后的与晶体管结构212类似的晶体管结构214。如所示出的，栅极叠置体219可以形成在半导体鳍状物104上以及在栅极侧壁间隔体122、123之间。栅极叠置体129可以包括任何适合的一种或多种材料。例如，栅极叠置体129可以包括诸如高k栅极电介质之类的栅极电介质130以及诸如金属栅极电极之类的栅极电极131。可以使用任何适合的一种或多种技术(例如共形沉积、沉积、和CMP技术等)来形成栅极叠置体129。如所示出的，在一些示例中，栅极电介质130可以形成在半导体鳍状物104的表面上。在其它示例中，栅极电介质130还可以形成在栅极侧壁间隔体122、123的侧面上，以使得栅极电极131例如不与栅极侧壁间隔体122、123直接接触。如所讨论的，在一些示例中，栅极叠置体129可以环绕半导体鳍状物104的三个侧部(例如，如图2E中所示出的半导体鳍状物104的顶部、以及半导体鳍状物104的侧部——请参考图1A的平面视图)。在一些示例中，栅极叠置体129可以环绕半导体鳍状物104的所有侧部，例如在纳米线的实施方式中。

晶体管结构214可以形成集成电路的晶体管的一部分，例如，如本文中进一步讨论的。例如，晶体管可以包括形成在半导体鳍状物104的一部分之上的栅极叠置体129(例如，栅极)。晶体管还可以包括与栅极相邻(例如，与栅极叠置体129相邻)的栅极侧壁间隔体122和位于栅极侧壁间隔体122与半导体鳍状物104的另一部分之间的阻挡材料(例如，阻挡材料125)。此外，晶体管在阻挡材料125与栅极侧壁间隔体122之间可以包括阻挡自组装单层分子头部基团、阻挡自组装单层分子尾部、阻挡自组装单层分子尾部官能团、阻挡自组装单层分子、或者它们的组合(例如，剩余的自组装单层部分207)。例如，自组装单层的碳链或基于碳的链部分可以位于阻挡材料125与栅极侧壁间隔体122之间。可以经由如本文中进一步讨论的系统、平台、计算设备等来实施本文中讨论的这种晶体管结构或其它晶体管结构。

如所讨论的，图2D-2F示出了用于形成晶体管结构的示例性工艺流程。在其它实施例中，可以对图2C的晶体管结构205执行其它制造操作，例如其它替代栅极工艺流程等。例如，如所讨论的，可以在不引入层间电介质119的情况下暴露栅极110的顶部，形成侧壁间隔体122、123，并且去除栅极110。此外，为了呈现清楚的目的，未讨论诸如沟道注入区、源极/漏极注入区等之类的其它结构的形成。

图4示出了根据本公开内容的至少一些实施方式布置的、包括具有底切部的阻挡材料的示例性晶体管结构400。如本文中所讨论的，在一些示例中，阻挡材料的部分可以被去除以留下剩余的阻挡材料部分117(例如，请参考图1F和图2C)。此外，在一些示例中，阻挡材料部分117的部分可以被去除，以暴露半导体鳍状物104的区域(例如，请参考图1I和图2E)并且形成剩余的阻挡材料125。在这样的示例中，一个或多个底切部可以形成在剩余的阻挡材料125中。例如，如图4中所示出的，晶体管结构400可以包括设置在半导体鳍状物104的一部分之上的栅极叠置体129(例如，包括栅极叠置体130和栅极电极131)。此外，晶体管结构400可以包括位于栅极侧壁间隔体122与半导体鳍状物104的另一部分之间的阻挡材料125。

如所示出的，在一些示例中，阻挡材料125可以包括底切部401和/或底切部402。例如，底切部401可以在去除阻挡材料108以形成阻挡材料部分117期间形成(例如，请参考图1F和图2C)。如所讨论的，这种阻挡材料108可以经由选择性湿法蚀刻工艺来去除。例如，由于阻挡材料108的各向同性蚀刻，底切部401可以如所示出的大体上呈圆形。在一些示例中，阻挡材料125可以包括底切部402。例如，底切部402可以在去除阻挡材料部分117的部分以暴露半导体鳍状物104期间形成(例如，请参考图1I和图2E)。如所讨论的，阻挡材料部分117的这种部分可以使用选择性湿法蚀刻工艺来去除。例如，由于阻挡材料部分117的部分的各向同性蚀刻，底切部402可以如所示出的大体上呈圆形以形成阻挡材料125。如所讨论的，在各种示例中，可以在阻挡材料125中仅形成底切部401、仅形成底切部402、形成底切部401和402两者、或不形成底切。此外，在一些示例中，如本文中关于图2A-2F所讨论的，晶体管结构400可以包括位于阻挡材料125与栅极侧壁间隔体122之间的自组装单层分子的部分或整体。另外，如所讨论的，在一些示例中，半导体鳍状物104可以被实施为纳米线。在一些示例中，纳米线可以具有大体上环形的截面，并且在这样的示例中，底切部401和/或底切部402可以包括围绕纳米线结构的环。

图5示出了根据本公开内容的至少一些实施方式布置的、包括具有锥形部分的侧壁间隔体的示例性晶体管结构500。如本文中所讨论的，在一些示例中，共形层可以选择性地形成在栅极110上，而不形成在阻挡材料108和/或阻挡自组装单层201的部分上(例如，请参考图1E和图2B)。在一些示例中，锥形部分或圆形部分可以邻近半导体鳍状物104形成在共形层中，以使得得到的栅极侧壁间隔体包括这样的锥形或圆形部分。例如，如图5中所示出的，晶体管结构500可以包括设置在半导体鳍状物104的一部分之上的栅极叠置体129(例如，包括栅极电介质130和栅极电极131)。此外，晶体管结构500可以包括位于栅极侧壁间隔体122与半导体鳍状物104的另一部分之间的阻挡材料125。

也如示出的，栅极侧壁间隔体122可以包括锥形部分501。例如，由于栅极110与阻挡材料108和/或阻挡自组装单层201之间的生长的相对高的选择性，可以在形成选择性共形层112期间形成这样的锥形部分501(例如，请参考图1E和图2B)。例如，栅极110可以为选择性共形层112进行晶种或提供生长，而阻挡材料108和/或阻挡自组装单层201可以抵抗选择性共形层112的生长，造成锥形部分501。如示出的，在一些示例中，栅极侧壁间隔体122可以包括诸如锥形部分501之类的锥形部分。在其它示例中，栅极侧壁间隔体122可以由于阻挡材料108和/或阻挡自组装单层201抵抗选择性共形层112的生长而包括圆形部分、底切部分、等等。如示出的，这些影响可能导致较小的阻挡材料125位于栅极侧壁间隔体122与半导体鳍状物104之间。此外，在一些示例中，如本文中关于图2A-2F所讨论的，晶体管结构500可以包括位于阻挡材料125与栅极侧壁间隔体122之间的自组装单层分子的部分或整体。

图6示出了根据本公开内容的至少一些实施方式布置的、具有注入区的示例性晶体管结构600。如本文中所讨论的，在一些示例中，可以在半导体鳍状物104的区域中形成注入区(例如，请参考图1B)。这样的注入区可以用于形成随后形成的阻挡材料、增加随后形成的阻挡材料的深度、或增强随后形成的阻挡材料的覆盖(例如，请参考图1D)。例如，注入区可以保留在阻挡材料125和/或半导体鳍状物104的部分内。例如，如图6中示出的，晶体管结构600可以包括设置在半导体鳍状物104的部分之上的栅极叠置体129(例如，包括栅极电介质130和栅极电极131)。此外，晶体管结构600可以包括栅极侧壁间隔体122与半导体鳍状物104的另一部分之间的阻挡材料125。例如，阻挡材料125的部分或全部可以包括如本文中讨论的注入区和/或注入种类。也如示出的，晶体管结构600可以包括位于半导体鳍状物104内的注入区601。注入区601可以例如在注入牺牲栅极110期间形成。注入区601可以具有任何适当的深度、浓度和注入浓度分布。如讨论的，在一些示例中，注入区601可以包括氮注入种类。在其它示例中，注入区601可以包括以下材料中的一种或多种：硅、氩、氦、氙、氧、硼、磷、砷、锑或碳。此外，在一些示例中，如本文中关于图2A-2F所讨论的，晶体管结构600可以包括位于阻挡材料125与栅极侧壁间隔体122之间的自组装单层分子的部分或整体。

如图6中所示出的，在一些示例中，注入区601可以包括跨半导体鳍状物104的大体上一致的注入区，其在栅极侧壁间隔体122之下延伸。在其它示例中，注入区601可以不在半导体鳍状物104内延伸，并且在这样的示例中，注入区可以包含在阻挡材料125内。

图7是根据本公开内容的至少一些实施方式布置的、用于使用选择性栅极间隔体技术形成晶体管结构的示例性工艺的流程图。例如，方法700可以被实现为制造如本文中讨论的晶体管结构128、214、400、500、600或任何其它晶体管结构。在所例示的实施方式中，过程700可以包括如通过操作701-704例示的一个或多个操作。然而，本文中的实施例可以包括附加的操作，某些操作被省略、或者操作以与所提供的顺序不同的顺序执行。

方法700可以在操作701“在半导体鳍状物上形成阻挡材料”开始，其中阻挡材料可以形成在半导体鳍状物上。在实施例中，阻挡材料108可以形成在半导体鳍状物104上，如本文中关于图1B所讨论的。例如，阻挡材料可以包括以下材料中的一种或多种：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、或诸如氧化铝之类的金属氧化物。

方法700可以在操作702“在阻挡材料上设置栅极”继续，其中，栅极可以设置在阻挡材料的至少一部分上，以使得栅极和阻挡材料包括如本文中所讨论的不同的表面化学性质。在实施例中，栅极110可以形成在阻挡材料(以及半导体鳍状物104)之上，如本文中关于图1C所讨论的。在一些示例中，如本文中所讨论的，栅极110可以是牺牲栅极或虚设栅极，以使得可以实施替代栅极工艺。

方法700可以在操作703“在栅极上选择性地形成共形层”继续，其中，选择性共形层可以形成在栅极上，以使得共形层相对于阻挡材料具有蚀刻选择性，并使得共形层不形成在阻挡材料的至少一部分上。在实施例中，选择性共形层112可以形成在栅极110上，如本文中关于图1E所讨论的。在一些示例中，选择性共形层112可以经由注入形成在栅极110上，如关于图1D所讨论的。在一些示例中，阻挡自组装单层可以在形成选择性共形层之前形成在阻挡材料上，如本文中关于图2A和2B所讨论的。在实施例中，可以在形成如本文中所讨论的选择性共形层112之前在阻挡材料208的一部分上形成阻挡自组装单层201。

方法700可以在操作704“去除阻挡材料的暴露部分”继续，其中，阻挡层的暴露部分可以被去除。例如，如所讨论的，阻挡材料和栅极可在它们之间具有蚀刻选择性，以使得阻挡材料的暴露部分可以经由选择性蚀刻工艺去除。在实施例中，阻挡材料108的部分可以被去除以形成剩余的阻挡材料部分117，如本文中关于图1F讨论的。在阻挡自组装单层被实施的示例中，阻挡自组装单层的暴露部分也可以被去除，如本文中关于图2C所讨论的。

如所讨论的，在一些示例中，在操作702形成的栅极可以是牺牲栅极或虚设栅极。在这样的示例中，体电介质可以可选地形成在所描述的结构之上，并且诸如化学机械抛光(CMP)操作之类的平坦化操作可以去除体电介质的部分并且暴露牺牲栅极以及形成栅极侧壁间隔体(例如，请参考图1H和2D)。牺牲栅极随后可以被去除并且阻挡层和/或阻挡自组装单层的剩余部分可以在栅极区域中被去除(例如，请参考图1I和2E)，留下栅极侧壁间隔体与半导体鳍状物之间的阻挡材料部分和/或自组装单层分子部分或者它们的全部。随后，诸如高k金属栅极之类的栅极可以形成在栅极开口内(例如，请参考图1J和2F)。这种晶体管结构可以被进一步处理以形成源极和漏极、与栅极和源极/漏极的接触部、以及金属互连件以形成诸如集成电路之类的晶体管器件。如本文中所讨论的，可以在暴露栅极110之前形成层间电介质(例如，层间电介质材料119)。在其它示例中，可以不使用这样的层间电介质。

如所讨论的，本文中所讨论的方法700和其它操作可以被实施为制造晶体管结构。方法700的操作中的任何一个或多个操作(或者本文中关于图1A-1J或图2A-2F所讨论的操作)可以响应于由一个或多个计算机程序产品提供的指令来进行。这些程序产品可以包括提供指令的信号承载介质，指令在例如由处理器执行时，可以提供本文中描述的功能。计算机程序产品可以以任何形式的计算机可读介质来提供。因此，例如，包括一个或多个处理器核的处理器可以响应于由计算机可读介质传递到处理器的指令来进行所描述的操作中的一个或多个操作。

此外，方法700的操作中的任何一个或多个操作(或者本文中关于图1A-1J或图2A-2F所讨论的操作)可以被进行以形成晶体管结构、晶体管、或器件。例如，选择性栅极间隔体技术可用于生成诸如晶体管器件、存储器件、等等之类的器件。例如，可以形成包括诸如半导体衬底和耦合到半导体衬底(例如，位于半导体衬底上和/或半导体衬底内)的一个或多个集成电路结构之类的器件层的系统、装置或设备，以使得使用本文中讨论的技术来制造一个或多个集成电路结构。

例如，可以形成包括诸如半导体衬底和耦合到半导体衬底的一个或多个集成电路结构之类的器件层的装置或设备，以使得通过以下步骤来制造一个或多个集成电路结构：在半导体鳍状物上形成阻挡材料、在阻挡材料的至少一部分上沉积栅极，其中，栅极和阻挡材料包括不同的表面化学性质，在栅极上选择性地形成共形层，其中，共形层相对于阻挡材料具有蚀刻选择性，并且其中，共形层未形成在阻挡材料的至少第二部分上，以及去除阻挡材料的暴露部分。这样的集成电路结构还可以使用本文中讨论的任何技术来制造。例如，这样的集成电路结构可以被集成到平台和/或计算设备中，如本文中关于图8和图9所讨论的。

图8是根据本公开内容的至少一些实施方式布置的、采用IC的移动计算平台800的示例性示图，其中，经由选择性栅极间隔体技术来制造(多个)晶体管。经由所讨论的选择性栅极间隔体技术制造或形成的晶体管可以使用如本文中讨论的任何一种或多种技术来形成。移动计算平台800可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每一个的任何移动设备。例如，移动计算平台800可以是平板设备、智能电话、上网本、台式计算机等中的任一个，并且可以包括显示屏805，其在示例性实施例中为触摸屏(例如，电容性、电感性、电阻性、等等触摸屏)、芯片级(SoC)或封装级集成系统810、和电池815。

集成系统810还被示出在放大的视图820中。在示例性实施例中，封装器件850(图8中标记为“存储器/处理器”)包括至少一个存储器芯片(例如，RAM)、和/或至少一个处理器芯片(例如，微处理器、多核处理器、或图形处理器、等等)。在实施例中，封装设备850是耦合到SRAM缓存存储器的微处理器。在一些示例中，至少一个存储器和至少一个处理器芯片中的一个或两者包括经由本文中讨论的选择性栅极间隔体技术制造的晶体管。例如，处理器或存储器中的一个或两者的晶体管可以包括设置在半导体鳍状物的至少第一部分之上的栅极、邻近栅极的栅极侧壁间隔体、位于半导体鳍状物的第二部分与栅极间隔体之间的阻挡材料，其中，栅极侧壁间隔体相对于阻挡材料具有蚀刻选择性，和/或如本文中讨论的其它特征。例如，晶体管还可以包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子或阻挡自组装单层分子部分(例如，头部基团、尾部、尾部官能团、或者尾部的部分)。其它示例的晶体管可以包括半导体鳍状物内的且在阻挡材料之下的注入区。

封装器件850还可以耦合到(例如，通信地耦合到)板、衬底、或内插件860，连同以下设备中的一个或多个：功率管理集成电路(PMIC)830、包括宽带RD(无线)发射机和/或接收机(TX/RX)(例如，包括数字基带，并且模拟前端模块还包括位于发送路径上的功率放大器和位于接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)825、以及它们的控制器835。总体上，封装器件850也可以耦合到(例如，通信地耦合到)显示屏805。

功能上，PMIC 830可以执行电池功率管理、DC到DC转换、等等，并且因此具有耦合到电池815的输入以及具有向其它功能模块提供电流供应的输出。在实施例中，PMIC 830可以执行高电压操作。如进一步例示的，在示例性实施例中，RFIC 825具有耦合到天线(未示出)的输出以实施多个无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及之后的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个模块都可以集成到耦合至封装器件850的封装基板的单独IC上或耦合至封装器件850的封装基板的单个IC(SoC)内。

图9是根据本公开内容的至少一些实施方式布置的计算设备900的功能性框图。计算设备900例如可以在平台1000内部找到，并且还包括承载多个部件的母板902，例如但不限于处理器901(例如，应用处理器)和一个或多个通信芯片904、905。处理器901可以物理和/或电气地耦合到母板902。在一些示例中，处理器901包括封装在处理器901内的集成电路管芯。总体上，术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。

在各种示例中，一个或多个通信芯片904、905也可以物理和/或电气地耦合到母板902。在另外的实施方式中，通信芯片904可以是处理器901的部分。取决于其应用，计算设备900可以包括其它部件，这些部件可以物理和电气耦合到母板902，也可以不存在这样的耦合。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)907、908、非易失性存储器(例如，ROM)910、图形处理器912、闪存存储器、全球定位系统(GPS)设备913、罗盘914、芯片组906、天线916、功率放大器909、触摸屏控制器911、触摸屏显示器917、扬声器915、摄像头903、和电池918、如例示的，以及其它部件，例如数字信号处理器、密码协处理器、音频编解码器、视频编解码器、加速度计、陀螺仪、以及大容量储存设备(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)、等等)、等等。

通信芯片904、905可以实现无线通信，以便将数据转移到计算设备900以及从计算设备900转移数据。术语“无线”及其派生词可用于描述可通过使用经由非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示所关联的设备不包含任何导线，尽管在某些实施例中它们可能不含有。通信芯片904、905可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于本文中其它地方所描述的那些。如讨论的，计算设备900可以包括多个通信芯片904、905。例如，第一通信芯片可以专用于较短距离无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片可以专用于较长距离无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。

如本文中所描述的任何实施方式中使用的，术语“模块”指代被配置为提供本文中描述的功能的软件、固件和/或硬件的任意组合。软件可以被体现为软件封装体、代码和/或指令集或指令，并且如本文中使用的任何实施方式的“硬件”可以单个地或以任何组合包括例如硬件电路、可编程电路、状态机电路、和/或储存由可编程电路执行的指令的固件。模块可以共同地或单独地被体现为执行较大系统(例如集成电路(IC)、片上系统(SoC)等等)的部分的电路。

尽管已经参考不同的实施方式描述了本文中阐述的某些特征，但是该描述并非旨在在限制性的意义上理解。因此，对本公开内容涉及的技术领域的技术人员来说显而易见的本文中描述的实施方式以及其它实施方式的不同修改也被认为落在本公开内容的精神和范围内。

以下示例属于另外的实施例。

在一个或多个第一实施例中，一种用于制造晶体管的方法，包括在半导体鳍状物上形成阻挡材料、在阻挡材料的至少第一部分上设置栅极，其中，栅极和阻挡材料包括不同的表面化学性质，在栅极上选择性地形成共形层，其中，共形层相对于阻挡材料具有蚀刻选择性，并且其中，共形层不形成在阻挡材料的至少第二部分上，以及去除阻挡材料的暴露部分。

进一步根据第一实施例，方法还包括：在选择性地形成共形层之前，在阻挡材料的至少一部分上形成阻挡自组装单层。

进一步根据第一实施例，方法还包括：在选择性地形成共形层之前，在阻挡材料的至少一部分上形成阻挡自组装单层，其中，阻挡自组装单层包括具有至少头部基团和尾部的分子，其中，头部基团包括以下材料中的至少一种：硅氧烷、甲硅烷基氯化物、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、或羧酸。

进一步根据第一实施例，方法还包括在栅极上选择性地形成共形层之前，执行至栅极中的注入，以在栅极内形成注入区。

进一步根据第一实施例，在栅极上选择性地形成共形层之前，执行注入到栅极中，以在栅极内形成注入区，其中，栅极包括多晶硅，注入包括氮注入，并且阻挡材料包括氧化硅。

进一步根据第一实施例，在栅极上选择性地形成共形层之前，执行注入到栅极中，以在栅极内形成注入区，其中，栅极包括多晶硅，注入包括非晶化注入，并且选择性地形成共形层包括碳沉积和快速热处理以形成碳化硅共形层。

进一步根据第一实施例，方法还包括：在选择性地形成共形层之前，在阻挡材料的至少一部分上形成阻挡自组装单层和/或在在栅极上选择性地形成共形层之前，执行至栅极中的注入以在栅极内形成注入区。

进一步根据第一实施例，在栅极上选择性地形成共形层包括单个沉积操作，该单个沉积操作包括以下操作中的至少一个操作：等离子体曝光、原子层沉积、分子层沉积、或化学气相沉积。

进一步根据第一实施例，在栅极上选择性地形成共形层包括执行至栅极中的注入以形成共形层。

进一步根据第一实施例，阻挡材料包括以下材料中的至少一种：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、或氧化铝。

进一步根据第一实施例，共形层包括以下材料中的至少一种：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、氮化硼、碳化硼、碳氮化硼、磷化硼、硫化硼、聚磷腈、或氧化铝。

进一步根据第一实施例，其中，栅极包括牺牲栅极并且方法还包括：去除共形层的顶部部分以暴露栅极以及以由共形层的剩余部分形成栅极侧壁间隔体，去除栅极以及阻挡材料的邻近半导体鳍状物的并位于栅极侧壁间隔体之间的至少一部分，以及在半导体鳍状物上且在栅极侧壁间隔体之间设置栅极叠置体。

进一步根据第一实施例，半导体鳍状物包括底切鳍状物，该底切鳍状物包括纳米线，并且栅极大体上环绕半导体鳍状物。

在一个或多个第二实施例中，一种集成电路包括晶体管，该晶体管包括设置在半导体鳍状物的至少第一部分之上的栅极、邻近栅极的栅极侧壁间隔体、以及位于半导体鳍状物的第二部分与栅极间隔体之间的阻挡材料，其中，栅极侧壁间隔体相对于阻挡材料具有蚀刻选择性。

进一步根据第二实施例，集成电路还包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子头部基团。

进一步根据第二实施例，集成电路还包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子头部基团，其中，阻挡自组装单层分子头部基团包括以下材料中的至少一种：硅氧烷、甲硅烷基氯化物、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、或羧酸。

进一步根据第二实施例，集成电路还包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子头部基团，其中，阻挡自组装单层分子头部基团包括以下材料中的至少一种：硅氧烷、甲硅烷基氯化物、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、或羧酸，以及位于半导体鳍状物内的且至少在阻挡材料之下的注入区。

进一步根据第二实施例，集成电路还包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子头部基团，其中，阻挡自组装单层分子头部基团包括以下材料中的至少一种：硅氧烷、甲硅烷基氯化物、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、或羧酸，以及位于半导体鳍状物内的且至少在阻挡材料之下的注入区，其中，注入区包括以下材料中的至少一种：氮、氧、硼、磷、砷、锑、碳、氩、氦、或氙。

进一步根据第二实施例，集成电路还包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子头部基团或阻挡自组装单层分子尾部中的至少一个和/或半导体鳍状物内的且至少在阻挡材料之下的注入区。

进一步根据第二实施例，阻挡材料包括氧化硅，栅极侧壁间隔体包括氮化硅，栅极包括栅极叠置体，栅极叠置体包括高k栅极电介质和位于高k栅极电介质上的金属栅极。

进一步根据第二实施例，阻挡材料包括以下材料中的至少一种：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、氧化铝，并且其中，集成电路还包括栅极侧壁间隔体之下的底切部分。

进一步根据第二实施例，栅极侧壁间隔体包括以下材料中的至少一种：氧化硅、硅、氮、氮氧化硅、碳化硅、碳氧化硅、氮化硼、碳化硼、碳氮化硼、磷化硼、硫化硼、聚磷腈、或氧化铝，并且其中，栅极侧壁间隔体包括邻近半导体鳍状物的锥形部分。

进一步根据第二实施例，阻挡材料包括以下材料中的至少一种：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氧化硅、或氧化铝和/或栅极侧壁间隔体包括以下材料中的至少一种：氧化硅、硅、氮、氮氧化硅、碳化硅、碳氧化硅、氮化硼、碳化硼、碳氮化硼、磷化硼、硫化硼、聚磷腈、或氧化铝。

进一步根据第二实施例，集成电路还包括位于栅极侧壁间隔体之下的底切部分和/或栅极侧壁间隔体包括邻近半导体鳍状物的锥形部分。

进一步根据第二实施例，半导体鳍状物包括底切鳍状物，该底切鳍状物包括纳米线，并且栅极大体上环绕半导体鳍状物。

在一个或多个第三实施例中，一种系统包括存储器和处理器，处理器耦合到存储器，该处理器包括晶体管，该晶体管包括设置在半导体鳍状物的至少第一部分之上的栅极、邻近栅极的栅极侧壁间隔体、以及位于半导体鳍状物的第二部分与栅极间隔体之间的阻挡材料，其中，栅极侧壁间隔体相对于阻挡材料具有蚀刻选择性。

进一步根据第三实施例，晶体管还包括位于阻挡材料与栅极侧壁间隔体之间的阻挡自组装单层分子头部基团，其中，阻挡自组装单层分子头部基团包括以下材料中的至少一种：硅氧烷、甲硅烷基氯化物、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、或羧酸。

进一步根据第三实施例，晶体管还包括位于半导体鳍状物内的且至少在阻挡材料之下的注入区。

进一步根据第三实施例，阻挡材料包括氧化硅，栅极侧壁间隔体包括氮化硅，并且栅极包括栅极叠置体，栅极叠置体包括高k栅极电介质和位于高k栅极电介质上的金属栅极。

将认识到，本发明不限于这样描述的实施例，但是可以在不脱离所附权利要求的范围的情况下利用修改和更改来实施。例如，以上实施例可以包括特征的特定组合。然而，以上实施例不限于这点，并且在不同的实施方式中，以上实施例可以包括仅执行这些特征的子集，执行这些特征的不同顺序、执行这些特征的不同组合、和/或执行除了明确列出的那些特征以外的另外的特征。因此，本发明的范围应当参考所附权利要求连同这些权利要求赋予的等同形式的全部范围来确定。