FinFET和形成FinFET的方法与流程

本发明涉及FinFET和形成FinFET的方法。

背景技术：

半导体器件用于大量的电子器件中，诸如电脑、手机等。半导体器件包括集成电路，集成电路通过以下方法形成在半导体晶圆上：在半导体晶圆上方沉积许多类型的材料的薄膜，以及图案化材料的薄膜以形成集成电路。集成电路通常包括场效应晶体管(FET)。

通常，平面FET已经用于集成电路中。然而，由于现代半导体处理的不断增加的密度和不断减小的覆盖区需求，当平面FET的尺寸减小时，其通常可以产生问题。这些问题的一些包括亚阈值摆幅退化(sub-threshold swing degradation)、显著的漏极诱导的势垒降低(DIBL)、器件特性的波动和泄漏。已经研究了鳍式场效应晶体管(FinFET)以克服这些问题的一些。

技术实现要素：

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括：在衬底上形成鳍；在所述鳍的顶部中形成第一掺杂区，所述第一掺杂区具有第一掺杂剂浓度；以及在所述鳍的中间部分和底部中形成第二掺杂区，所述第二掺杂区具有第二掺杂剂浓度，所述第二掺杂剂浓度小于所述第一掺杂剂浓度。

在上述方法中，形成所述第一掺杂区还包括对所述鳍实施等离子体掺杂工艺。

在上述方法中，实施所述等离子体掺杂工艺利用从约0.1％至约0.9％的AsH₃或PH₃/He以及从约99.1％至约99.9％的H₂。

在上述方法中，实施所述等离子体掺杂工艺利用从约0.1％至约0.9％的B₂H₆或BF₃/H₂以及从约99.1％至约99.9％的He。

在上述方法中，形成所述第二掺杂区还包括：在所述鳍的顶面和侧壁上形成掺杂剂源层；在所述掺杂剂源层上方形成覆盖层；以及对所述鳍退火，所述退火工艺使掺杂剂从所述掺杂剂源层扩散至所述鳍内。

在上述方法中，形成所述掺杂剂源层还包括在所述鳍上实施等离子体沉积工艺。

在上述方法中，所述第一掺杂剂浓度在从约1E20原子/cm³至约3E21原子/cm³的范围内，并且所述第二掺杂剂浓度在从约5E19原子/cm³至约2E20原子/cm³的范围内。

在上述方法中，所述第二掺杂区沿着所述鳍的侧壁延伸，所述第一掺杂区和所述第二掺杂区在所述鳍的源极和漏极区中形成轻掺杂的漏极(LDD)区。

在上述方法中，还包括：在所述鳍上方形成栅极结构；以及在所述栅极结构的相对两侧上的所述鳍中形成源极/漏极区，所述第一掺杂区和所述第二掺杂区位于所述源极/漏极区中。

根据本发明的另一方面，还提供了一种方法，包括：在衬底上形成第一组鳍和第二组鳍，所述第一组鳍位于所述衬底的第一区中，并且所述第二组鳍位于所述衬底的第二区中；在所述第一组鳍上方形成第一栅极和在所述第二组鳍上方形成第二栅极；在所述衬底的第二区上方形成第一掩模；对所述第一组鳍实施第一等离子体掺杂工艺以在所述第一组鳍的顶部中形成第一掺杂区；去除位于所述衬底的第二区上方的所述第一掩模；在所述第一组鳍的顶面和侧壁上形成第一掺杂剂源层；在所述第一掺杂剂源层上方形成第一覆盖层；以及对所述第一组鳍退火以形成沿着所述第一组鳍的侧壁的第二掺杂区。

在上述方法中，在所述第一组鳍的顶面和侧壁上形成所述第一掺杂剂源层之前，对所述第一组鳍实施等离子体掺杂工艺。

在上述方法中，所述第一掺杂区和所述第二掺杂区均包括第一掺杂剂，所述第一掺杂区比所述第二掺杂区具有更高的所述第一掺杂剂的浓度。

在上述方法中，还包括：在所述衬底的第二区上方形成所述第一掩模之前，在所述第一组鳍和所述第二组鳍上方形成密封间隔件层；以及在所述衬底的第二区上方形成所述第一掩模之后，图案化所述衬底的第一区中的所述密封间隔件层以在所述第一组鳍的侧壁上形成密封间隔件。

在上述方法中，所述第二组鳍上方的所述密封间隔件层在对所述第一组鳍退火的步骤期间阻挡掺杂区在所述第二组鳍中的形成。

在上述方法中，还包括：在对所述第一组鳍退火之后，去除所述覆盖层和所述掺杂剂源层。

在上述方法中，还包括：在对所述第一组鳍退火之后：在所述衬底的第一区上方形成第二掩模；对所述第二组鳍实施第二等离子体掺杂工艺以在所述第二组鳍的顶部中形成第三掺杂区；去除所述衬底的第一区上方的所述第二掩模；在所述第二组鳍的顶面和侧壁上形成第二掺杂剂源层；在所述第二掺杂剂源层上方形成第二覆盖层；以及对所述第二组鳍退火以形成沿着所述第二组鳍的侧壁的第四掺杂区。

根据本发明的又一方面，还提供了一种结构，包括：鳍，位于衬底上，所述鳍包括上部和下部，所述上部具有第一掺杂剂浓度的第一掺杂剂，所述下部具有第二掺杂剂浓度的所述第一掺杂剂，所述第一掺杂剂浓度大于所述第二掺杂剂浓度；隔离区，位于所述衬底中并且位于所述鳍的相对两侧上，所述鳍的所述上部和所述下部从所述隔离区之间突出；以及栅极结构，沿着所述鳍的侧壁和位于所述鳍的顶面上方，所述栅极结构限定位于所述鳍中的沟道区，所述鳍的所述上部和所述下部邻近所述鳍中的沟道区。

在上述结构中，所述上部位于所述鳍的顶部中，并且所述下部沿着所述鳍的侧壁延伸。

在上述结构中，所述第一掺杂剂浓度在从约1E20原子/cm³至约3E21原子/cm³的范围内，并且所述第二掺杂剂浓度在从约5E19原子/cm³至约2E20原子/cm³的范围内。

在上述结构中，所述第一掺杂剂是硼、镓、砷、磷或它们的组合。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是鳍式场效应晶体管(FinFET)的实例的三维视图。

图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8D、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12D和图13A至图13C是根据一些实施例的在制造FinFET的中间阶段的截面图。

图14A和图14B是根据一些实施例的工艺的流程图。

图15A至图15C是根据一些实施例的结构的掺杂分布。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

根据各个实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。在使用后栅极工艺形成的FinFET的具体 环境中论述了本文中论述的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例涉及用于平面器件(诸如平面FET)的方面。论述了实施例的一些变化例。本领域普通技术人员将容易理解可以作出的预期在其他实施例的范围内的其他改进。虽然以特定的顺序论述了方法实施例，但是可以以任何逻辑顺序实施各种其他实施例并且其他实施例可以包括本文中描述的更少和更多的步骤。

图1示出了FinFET 30的实例的三维视图。FinFET 30包括位于衬底32上的鳍36。衬底32包括隔离区34，并且鳍36突出于邻近的隔离区34之上，并且从邻近的隔离区34之间向上突出。栅极电介质38沿着鳍36的侧壁，并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区42和44相对于栅极电介质38和栅电极40设置在鳍36的相对两侧上。图1进一步示出了在后续附图中使用的参考截面。截面A-A沿着鳍36的纵轴并且处于例如流过源极/漏极区42和44之间的电流的方向。截面B-B垂直于截面A-A并且跨越FinFET 30的沟道、栅极电介质38和栅电极40。截面C-C平行于截面B-B并且跨越源极/漏极区。为了清楚起见，随后的图指的是这些参考截面。

图2A至图13C是根据示例性实施例的在制造FinFET的中间阶段的截面图，并且图14A和图14B是图2A至图13C中示出的工艺的工艺流程。在图2A至图13C中，以“A”标号结尾的图示出为沿着图1中示出的截面A-A截取的；以“B”标号结尾的图示出为沿着类似的截面B-B截取的；并且以“C”标号结尾的图示出为沿着类似的截面C-C截取的，除了多个FinFET之外。

图2A、图2B和图2C示出了衬底50、半导体带(semiconductor strips)52、隔离区54、栅电极60和掩模层62。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如，用p型或n型掺杂剂掺杂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。绝缘层提供在衬底上，衬底通常是硅或玻璃衬底。也可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例 中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。

衬底50具有第一区50A和第二区50B。第一区50A可以用于形成n型器件，诸如NMOS晶体管，诸如n型FinFET。第二区50B可以用于形成p型器件，诸如PMOS晶体管，诸如P型FinFET。

在步骤200和202中，在衬底50上方形成半导体带52、隔离区54和鳍56。隔离区54从衬底50的顶面延伸至衬底50内。隔离区54可以是浅沟槽隔离(STI)区，并且在后文中称为STI区54。STI区54的形成可以包括蚀刻衬底50以形成沟槽(未示出)，和用介电材料填充沟槽以形成STI区54。STI区54可以由诸如氧化硅的氧化物、氮化物等或它们的组合形成，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是由FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。邻近的STI区54之间的衬底50的部分在整个说明书中被称为半导体带52。半导体带52的顶面和STI区54的顶面可以基本上彼此平齐，诸如通过在沉积STI区54的材料之后实施化学机械抛光(CMP)，但是表面可以处于稍微不同的水平面。

然后，可以凹进STI区54以使半导体带52的部分延伸在STI区54的顶面之上。半导体带52的突出部分将在下文中被称为鳍56。在一些实施例中，鳍56具有从鳍56的顶面至STI区的顶面的高度H₁，并且鳍56和半导体带52具有从鳍56的顶面至衬底50的顶面(例如，处于STI区54的底部)的组合高度H₂。在实施例中，高度H₁为从约20nm至约40nm，并且高度H₂为从约40nm至约60nm。

本领域普通技术人员将容易地理解，参考图2A至图2C描述的工艺仅仅是可以如何形成鳍56的一个实例。在其他实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长 同质外延结构；以及可以凹进介电层以使得同质外延结构从介电层突出以形成鳍。在其他实施例中，异质外延结构可用于鳍。例如，可以凹进图2A至图2C中的鳍56，并且可以在它们的空间中外延地生长与鳍56不同的材料。甚至在进一步的实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构；以及可以凹进介电层以使得异质外延结构从介电层突出以形成鳍。在外延生长同质外延结构或异质外延结构的一些实施例中，可以在生长期间原位掺杂生长的材料，这可以避免之前的鳍的注入，但是可以同时使用原位掺杂和注入掺杂。此外，在NMOS区中外延地生长与PMOS区中的材料不同的材料可以是有利的。在各个实施例中，鳍56可以包括硅锗(Si_xGe_1-x，其中x可以在约0和100之间)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、Ⅱ-Ⅵ族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。

在步骤204中，在鳍56和STI区54上方形成栅极结构。栅极结构包括栅极介电层58和栅电极60，其中，掩模层62位于栅电极60上方。栅极结构跨越多个鳍56和STI区54。栅极结构的纵轴基本上垂直于鳍56的纵轴。在一些实施例中，栅极结构是伪栅极结构，并且将使用“后栅极”或替代栅极工艺被替代栅极结构取代。在其他实施例中，栅极结构是有源栅极并且在“先栅极工艺”中形成并且将不被取代。

可以形成并图案化栅极介电层58以形成栅极电介质58’(见图6A、图6B和图6C)。可以通过热氧化、原位蒸汽生成(ISSG)工艺、化学汽相沉积(CVD)、旋涂玻璃工艺、溅射、或任何其他已知的方法和本领域中用于形成栅极介电层的方法在鳍56和STI区54上方形成栅极介电层58。在一些实施例中，栅极介电层58可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物等或它们的组合。在其他实施例中，栅极介电层包括具有例如大于3.9的高介电常数(k值)的介电材料。该材料可以包括氮化硅、氮氧化物、金属氧化物(诸如HfO₂、 HfZrO_x、HfSiO_x、HfTiO_x、HfAlO_x)等或它们的组合和它们的多层。

在形成栅极介电层58之后，在栅极介电层上方形成栅电极60。栅电极60可以通过以下方法形成：首先在鳍56和STI区54上方形成栅电极层(未示出)，和然后图案化栅电极层以形成栅电极60。在一些实施例中，栅电极层是导电材料并且可以选自包括多晶硅(多晶-Si)、多晶硅锗(多晶-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。在实施例中，栅电极层包括含金属材料，诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。可以通过CVD、物理汽相沉积(PVD)、溅射沉积、或其他已知技术和本领域中用于沉积导电材料的技术沉积栅电极层。栅电极层的顶面可以具有非平坦顶面并且可以通过例如在沉积栅电极层之后实施CMP工艺而被平坦化。可以在栅电极层上方形成并且图案化掩模层62，诸如光刻胶、硬掩模、其组合或其多层。然后可以使用可接受的光刻和蚀刻技术将图案化的掩模层62转印至栅电极层的材料以形成栅电极60。

在图3A、图3B和图3C以及步骤206中，可以在栅电极60、掩模层62的暴露表面上、鳍56上方的栅极介电层58上以及在STI区54的顶面上形成密封间隔件层64。密封间隔件层64可以通过氧化工艺、CVD等或它们的组合由氧化物、氮化物、SiC、SiCN等或它们的组合形成。

在图4A、图4B和图4C以及步骤208中，在衬底50的第二区50B上方形成掩模66而暴露第一区50A。在随后的第一区50A的处理期间，掩模保护第二区50B。掩模66可以是光刻胶、诸如SiN的硬掩模等或它们的组合。然后，通过可接受的光刻工艺等图案化掩模66。

在图5A、图5B和图5C以及步骤210中，对衬底50的第一区50A实施选择性注入工艺68。选择性注入工艺68改变密封间隔件层64的特性以允许密封间隔件层64的选择性蚀刻以去除密封间隔件层64的部分而保留密封间隔件层64的其他部分。在实施例中，选择性注入工艺68包括注入氧、氟等或它们的组合。在实施例中，密封间隔件层64的注入区比密封间隔件层64的非注入区具有更高的蚀刻速率。在一些实施例中，以基本上垂直于衬底50的主要表面的角度实施选择性注入工艺68，从而使得密封间隔件层64的水平表面(即，基本上平行于衬底50的主要表面的表面)在 选择性注入工艺68期间被注入，而密封间隔件层64的垂直表面(即，基本上垂直于衬底50的主要表面的表面)不被注入。

在图6A、图6B和图6C以及步骤212中，对衬底50的第一区50A中的密封间隔件层64和栅极介电层58实施选择性蚀刻工艺以在第一区50A中形成密封间隔件64’和栅极电介质58’。密封间隔件64’形成在第一区50A中的栅电极60和掩模层62的侧壁上。在实施例中，选择性蚀刻的工艺气体包括CF₄、O₂、和HBr等或它们的组合。

在图7A、图7B和图7C以及步骤214中，对衬底50的第一区50A实施等离子体掺杂工艺70以在鳍56中形成第一掺杂区域72A。等离子体掺杂工艺70注入n型掺杂剂(例如，P、As等)以形成轻掺杂的漏极(LDD)区。与束线注入工艺相反，通过利用等离子掺杂工艺，本发明可以具有高掺杂的鳍56的顶部，而没有由束线注入工艺引起的缺陷(例如，孪晶界缺陷)。在实施例中，利用从约0.1％至约0.9％的AsH₃或PH₃/He以及从约99.1％到约99.9％的H₂在衬底50的第一区50A中实施等离子体掺杂工艺70。在实施例中，以约0.2千电子伏特(keV)和约5keV之间的恒定能量实施等离子体掺杂工艺70。在等离子体掺杂工艺70之后，第一掺杂区72A具有在从约1E20原子/cm³至约3E21原子/cm³的范围内的As/P的掺杂剂浓度。等离子体掺杂工艺70可以在从鳍56的表面约5纳米至约10nm的深度处形成陡峭的掺杂分布结，陡峭掺杂分布结具有约1nm/十进制(decade)的掺杂分布陡峭度。

在图8A、图8B和图8C以及步骤216中，去除掩模66，从而使得第二区50B中的密封间隔件层64暴露。例如，如果掩模66是光刻胶，则可以通过合适的灰化工艺去除掩模66，诸如使用氧等离子体。在其他实施例中，可以使用蚀刻、CMP工艺等或它们的组合去除掩模66。在实施例中，可以利用CF₄、O₂和HBr等或它们的组合通过蚀刻工艺去除掩模66。图8D示出了图8C的鳍56和第一掺杂区72A的局部放大图。第一掺杂区72A位于鳍56的顶部(尖端)中。

在图9A、图9B和图9C以及步骤218中，通过等离子体沉积工艺形成掺杂剂源层74。等离子体沉积工艺在衬底50的第一区50A中的鳍56的 顶面和侧壁上以及在衬底50的第二区50B中的密封间隔件层64上形成具有基本均匀厚度的共形层。在实施例中，等离子体沉积工艺利用从约15％至约100％的AsH₃或PH₃/He以及从约85％至约0％的H₂。掺杂剂源层74的厚度可以在从约1nm至约5nm的范围内，但是其他厚度也在本发明的范围内。

在一些实施例中，掺杂剂源层74是由磷硅酸盐玻璃(PSG)和/或包括随后易于扩散至鳍56内的掺杂剂的其他材料形成。在这些实施例中，掺杂剂源层74可以通过溅射、CVD、PECVD、金属有机CVD(MOCVD)、熔炉CVD(FCVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)等或它们的组合形成。

尽管在等离子体沉积工艺之前实施等离子体掺杂工艺70，在本发明的范围内的其他实施例中可以反转这些工艺的顺序。

在图10A、图10B和图10C以及步骤220中，在衬底50的第一和第二区50A和50B中的掺杂剂源层74上方形成覆盖层76。覆盖层76有助于防止掺杂剂源层74在随后的退火工艺期间蒸发。在一些实施例中，覆盖层76由诸如Al₂O₃的氧化物、氮化物等或它们的组合形成。可以通过溅射、CVD、PECVD、MOCVD、FCVD、ALD、PEALD等或它们的组合形成覆盖层。

在步骤222中，对衬底50实施退火工艺。图11A、图11B和图11C示出了退火工艺之后的衬底50。退火工艺使掺杂剂从掺杂剂源层74扩散到鳍56内，并且也活化第一掺杂区中的掺杂剂以及活化形成衬底50的第一区50A中的鳍56中的第二掺杂区72B的来自掺杂剂源层74的掺杂剂。第一掺杂区72A和第二掺杂区72B形成衬底的第一区50A中的FinFET的LDD区。位于衬底50的第二区50B中的鳍56上方的密封间隔件层64和栅极介电层58用作阻挡层，从而使得来自掺杂剂源层74的掺杂剂不会扩散到第二区50B中的鳍56内。

在衬底50的第一区50A中，第二掺杂区72B沿着鳍56的顶部(尖端)和侧壁延伸并且沿着鳍56的侧壁提供基本上均匀的掺杂分布。第二掺杂区72B可以在鳍56的顶部(尖端)与第一掺杂区72A重叠。第二掺杂区72B 具有在从约5E19原子/cm³至约2E20原子/cm³的范围内的As/P的掺杂剂浓度。第二掺杂区72B可以在从鳍56的表面约5纳米至约10nm的深度处形成陡峭的掺杂分布结。虽然图11C示出了第二掺杂区72B之间的鳍56的一部分，在一些实施例中，鳍56形成为具有宽度，从而使得第二掺杂区72B沿着侧壁满足均匀地掺杂整个鳍56。

在一些实施例中，退火工艺可以包括一个或多个退火工艺，并且在该阶段可以实施一个或多个退火工艺以影响掺杂剂从掺杂剂源层74至鳍56内的固相扩散。一个或多个退火工艺可以需要衬底50经受在约100℃和约1200℃之间的温度并且持续约1秒和约10小时之间的时间段。然而，其他退火参数也在本发明的范围内。

在图12A、12B、12C、12D和步骤224中，从衬底50的第一和第二区域50A和50B去除覆盖层76和掺杂剂源层74。在一些实施例中，可以使用蚀刻、CMP工艺等或它们的组合去除覆盖层76和掺杂剂源层74。图12D示出了图12C的鳍56和第一掺杂区72A和第二掺杂区72B的局部放大图。第一掺杂区72A位于鳍56的顶部(尖端)中并且第二掺杂区72B位于鳍56的侧壁中。

通过利用这种混合的鳍掺杂技术(等离子体掺杂工艺和等离子体沉积工艺)，鳍56具有期望的鳍LDD掺杂分布。鳍56的顶部(尖端)具有第一掺杂区72A并且被掺杂为具有比包括第二掺杂区72B的鳍56的中间部分/底部(侧壁)更高的浓度。这种掺杂分布是有利的，因为鳍56的顶部由于低阈值电压而具有更高的载流子流量，因为鳍56的顶部受到三个栅极(例如，栅电极位于顶部的三侧上)的控制而鳍56的中间部分/底部受到两个栅极的控制，并且因此使得鳍56的中间部分/底部具有稍微较高的阈值电压和稍微较低的载流子流量。

步骤226至步骤242对衬底50的第二区50B(例如，p型FinFET)实施与对衬底50的第一区50A(例如，n型FinFET)进行的步骤208至224类似的工艺。这些步骤的细节类似于以上的那些描述并且本文中不再重复。

在步骤226中，在衬底的第一区50A上方形成掩模。这个掩模和步骤可以类似于上文在步骤208中描述的掩模和步骤，并且本文中不再重复。

在步骤228中，实施选择性注入以将掺杂剂注入至衬底50的第二区50B中的密封间隔件层64内。这种选择性注入工艺和步骤可以类似于上文在步骤210中描述的选择性注入工艺和步骤，并且本文中不再重复描述。

在步骤230中，对衬底50的第二区50B中的密封间隔件层64和栅极介电层58实施选择性蚀刻。这种选择性蚀刻工艺和步骤可以类似于上文在步骤212中描述的选择性蚀刻工艺和步骤，并且本文中不再重复描述。

在步骤232中，对衬底50的第二区50B实施等离子体掺杂工艺以在鳍56中形成第三掺杂区82A(参见图13A、图13B和图13C)。等离子体掺杂工艺注入p型掺杂剂(例如，B、Ga等)以在衬底50的第二区50B的鳍56中形成LDD区。在实施例中，利用从约0.1％至约0.9％的B₂H₆或BF₃/H₂和从约99.1％到约99.9％的He在衬底50的第二区50B中实施等离子体掺杂工艺。在实施例中，以约2keV和约5keV之间的恒定能量实施等离子体掺杂工艺。在等离子体掺杂工艺之后，第三掺杂区82A具有在从约1E20原子/cm³至约3E21原子/cm³范围内的B/Ga的掺杂剂浓度。等离子体掺杂工艺可以在从鳍56的表面约5纳米至约10nm的深度处形成陡峭的掺杂分布结，陡峭掺杂分布结具有约1nm/十进制(decade)的掺杂分布陡峭度。

在步骤234中，从衬底50的第一区50A去除掩模。该掩模去除工艺和步骤可以类似于上文在步骤216中描述的掩模去除工艺和步骤并且本文中不再重复描述。

在步骤236中，通过等离子体沉积工艺形成掺杂剂源层。等离子体沉积工艺形成共形层，该共形层在衬底50的第二区50B中的鳍56的顶面和侧壁上、在掩模层(如果存在)上或者在衬底50的第一区50A中的其他保护结构上具有基本均匀的厚度。在实施例中，等离子体沉积工艺利用从约15％至约100％的B₂H₆或BF₃/H₂和从约85％至约0％的He。掺杂剂源层的厚度可以在从约1nm至约5nm的范围内，但是其他厚度也在本发明的范围内。

在一些实施例中，掺杂剂源层由BSG和/或包括随后易于扩散至鳍56内的掺杂剂的其他材料形成。在这些实施例中，可以通过溅射、CVD、PECVD、MOCVD、FCVD、ALD、PEALD等或它们的组合形成掺杂剂源 层。

尽管在等离子体沉积工艺之前实施等离子体掺杂工艺，在本发明的范围内的其他实施例中可以反转这些工艺的顺序。

在步骤238中，在衬底50的第二区50B中的掺杂剂源层上方形成覆盖层。覆盖层以及该步骤可以类似于上文在步骤220中描述的覆盖层和步骤并且本文中不再重复描述。

在步骤240中，对衬底50实施退火工艺。这个退火工艺使掺杂剂从掺杂剂源层扩散到鳍56内，并且也活化在衬底50的第二区50B中的鳍56中形成第四掺杂区82B的掺杂剂。该退火工艺和步骤可以类似于上文在步骤222中描述的退火工艺和步骤，并且本文中不再重复描述。

在图13A、图13B、图13C以及在步骤242中，去除覆盖层和掺杂剂源层。这种去除工艺和步骤可以类似于上文在步骤224中描述的去除工艺和步骤并且本文中不再重复描述。

在衬底50的第二区50B中，第四掺杂区82B沿着鳍56的顶部(尖端)和侧壁延伸并且沿着鳍56的侧壁提供基本上均匀的掺杂分布。第四掺杂区82B在鳍56的顶部(尖端)可以与第三掺杂区82A重叠。第四掺杂区82B具有在从约5E19原子/cm³至约2E20原子/cm³的范围内的B/Ga的掺杂剂浓度。第四掺杂区82B可以在从鳍56的表面约5nm至约10nm的深度处形成陡峭的掺杂分布结。虽然图13C示出了位于第四掺杂区82B之间的鳍56的一部分，在一些实施例中，鳍56形成为具有宽度，从而使得第四掺杂区82B沿着侧壁满足均匀地掺杂整个鳍56。

虽然没有明确表明，但是本领域普通技术人员将很容易理解，可以对图13A、图13B和图13C中示出的结构实施进一步的处理步骤。例如，在步骤244中，可以在栅电极60的侧壁上形成栅极间隔件。栅极间隔件(未示出)可以形成在栅电极60的相对两侧上。可以通过在先前形成的结构上毯式沉积间隔件层(未示出)来形成栅极间隔件。在实施例中，栅极间隔件可以包括间隔件衬垫(未示出)，间隔件衬垫包括SiN、SiC、SiGe、氮氧化物、氧化物、它们的组合等。间隔件层可以包括SiN、氮氧化物、SiC、SiON、氧化物、它们的组合等并且可以通过诸如CVD、等离子体增强CVD、 溅射和本领域已知的其他方法的用于形成这样的层的方法形成。然后，图案化栅极间隔件，例如，通过各向异性蚀刻以从该结构的水平表面去除间隔件层。

在步骤246中，可以在鳍56中形成源极/漏极区。可以在鳍56中形成源极/漏极区(在图13A、图13B和图13C中没有示出，见图1中的源极/漏极区42和44)。可以用合适的掺杂剂掺杂源极/漏极区以补充鳍56中的掺杂剂。在另一实施例中，可以通过在鳍56中形成凹槽和在该凹槽中外延生长材料来形成源极/漏极区。可以通过上文论述的注入方法或通过当生长材料时的原位掺杂来掺杂源极/漏极区。

除了上文论述的LDD区之外，源极/漏极区可以包括重掺杂区。在这个实施例中，在形成LDD区和栅极间隔件之后，然后可以重掺杂源极/漏极区。这形成LDD区和重掺杂区。LDD区主要位于栅极间隔件下方而重掺杂区沿着鳍56位于栅极间隔件的外侧。在一些实施例中，鳍56包括抗穿通区(未示出)。这个抗穿通区防止电子或空穴从源极穿通沟道至漏极的短沟道效应。抗穿通区可以与鳍56相同地掺杂但是具有更高的掺杂剂浓度。

此外，在步骤248中，可以在栅电极60和鳍56上方形成邻接栅电极60和鳍56的蚀刻停止层(ESL)和层间电介质(ILD)。ESL和ILD可以形成在栅极间隔件、栅电极60、源极/漏极区、鳍56和STI区54上方。ESL可以共形地沉积在衬底50上的组件上方。在实施例中，ESL是由SiN、SiCN、SiON等或它们的组合形成的并且是通过ALD、分子层沉积(MLD)、熔炉工艺、CVD、PECVD等或它们的组合形成的。

在形成ESL之后，可以在ESL上方形成ILD。ILD可以共形地沉积在ESL上方。在实施例中，ILD可以包括SiO₂、SiON等或它们的组合。ILD可以通过CVD、ALD、PECVD、次大气压CVD(SACVD)、可流动CVD、高密度等离子体(HDP)、旋涂电介质工艺等或它们的组合形成。

可以通过使用CMP工艺平坦化ILD以去除ILD的部分。在其他实施例中，可以使用诸如蚀刻的其他平坦化技术。

在可选步骤250中，可以去除伪栅极和栅极电介质。在后栅极或替代 栅极工艺中，去除栅电极60和栅极电介质58’。在可选的步骤252中，在去除的栅电极和栅极电介质的位置中形成有源栅极和栅极电介质。

在步骤254中，可以形成穿过ESL和ILD至鳍56和栅电极60的接触件和金属间电介质(IMD)和它们的相应金属。接触件可以形成至栅电极60和源极/漏极区。

图15A、图15B和图15C是根据一些实施例的结构的掺杂分布。图15A示出了在步骤214和232中的等离子体掺杂工艺之后的但是没有进行等离子体沉积工艺和退火工艺的鳍56的掺杂分布。在图15A中，半导体结构300示出为具有上部区域302和下部区域304。上部区域302具有较高的掺杂剂浓度而下部区域304没有掺杂浓度或掺杂浓度几乎为零。例如，上部区域302的B、Ga、As、P等或它们的组合的掺杂剂浓度在从约1E20原子/cm³至约3E21原子/cm³的范围内，并且下部区域是非掺杂。如图所示，等离子体掺杂工艺在掺杂分布中形成陡峭结(在上部区域302和下部区域304之间的界面处)。

图15B示出了在等离子体沉积工艺和退火工艺218-222和236-240之后但是没有进行等离子体掺杂工艺的鳍56的掺杂分布。在图15B中，半导体结构300被示出为具有单个区域306。区域306具有均匀的掺杂分布，但是通常具有比通过等离子体掺杂工艺掺杂的区域更低的掺杂剂浓度。例如，区域306的B、Ga、As、P等或它们的组合的掺杂剂浓度在从约5E19原子/cm³至约2E20原子/cm³的范围内。

图15C示出了在步骤214和232中的等离子体掺杂工艺以及等离子体沉积工艺和退火工艺218-222和236-240之后的鳍56的掺杂分布。在图15C中，半导体结构300被示出为具有上部区域308和下部区域310。上部区域308具有较高的掺杂剂浓度而下部区域310具有较低的掺杂剂浓度。例如，上部区域308的B、Ga、As、P等或它们的组合的掺杂剂浓度在从约1E20原子/cm³至约3E21原子/cm³的范围内，而下部区域的B、Ga、As、P等或它们的组合的掺杂剂浓度在从约5E19原子/cm³至约2E20原子/cm³的范围内。在一些实施例中，上部区域308的掺杂剂浓度由等离子体掺杂工艺确定而下部区域的掺杂剂浓度由等离子体沉积/退火工艺确定。这种混合 掺杂技术在鳍56的顶部提供了高掺杂剂浓度，同时在鳍56的中间部分/底部中提供了均匀的掺杂剂浓度。

通过利用这种混合鳍掺杂技术(等离子掺杂工艺和等离子体沉积工艺)，鳍56具有期望的鳍LDD掺杂分布。在衬底50的第一区50A中，鳍56的顶部(尖端)具有第一掺杂区72A并且被掺杂为具有比鳍56的中间部分/底部(侧壁)更高的浓度，鳍56的中间部分/底部(侧壁)包括第二掺杂区72B。在衬底50的第二区50B中，鳍56的顶部(尖端)具有第三掺杂区82A并且被掺杂为具有比鳍56的中间部分/底部(侧壁)更高的浓度，鳍56的中间部分/底部(侧壁)包括第四掺杂区82B。这种掺杂分布是有利的，因为鳍56的顶部由于低阈值电压而具有更高的载流子流量，因为鳍56的顶部受到三个栅极(例如，栅电极60位于顶部的三侧上)的控制而鳍56的中间部分/底部受到两个栅极的控制，并且因此使得鳍56的中间部分/底部具有稍微较高的阈值电压和稍微较低的载流子流量。此外，混合掺杂技术不使用束线注入工艺，并且因此，防止了由束线注入工艺引起的缺陷(例如，孪晶界缺陷)。此外，由于鳍的中间部分/底部没有被注入工艺掺杂，不存在导致向着鳍的底部的低掺杂或非掺杂的注入遮蔽效应。

一个实施例是一种方法，该方法包括：在衬底上形成鳍；在鳍的顶部中形成第一掺杂区，第一掺杂区具有第一掺杂剂浓度；以及在鳍的中间部分和底部中形成第二掺杂区，第二掺杂区具有第二掺杂剂浓度，第二掺杂剂浓度小于第一掺杂剂浓度。

另一个实施例是一种方法，该方法包括：在衬底上形成第一组鳍和第二组鳍，第一组鳍位于衬底的第一区中，并且第二组鳍位于衬底的第二区中；在第一组鳍上方形成第一栅极和在第二组鳍上方形成第二栅极；在衬底的第二区上方形成第一掩模；和对第一组鳍实施第一等离子体掺杂工艺以在第一组鳍的顶部中形成第一掺杂区。该方法还包括去除位于衬底的第二区上方的第一掩模；在第一组鳍的顶面和侧壁上形成第一掺杂剂源层；在第一掺杂剂源层上方形成第一覆盖层；以及对第一组鳍退火以形成沿着第一组鳍的侧壁的第二掺杂区。

进一步的实施例是一种结构，该结构包括：位于衬底上的鳍，鳍包括 上部和下部，上部具有第一掺杂剂浓度的第一掺杂剂，下部具有第二掺杂剂浓度的第一掺杂剂，第一掺杂剂浓度大于第二掺杂剂浓度；隔离区，位于衬底中并且位于鳍的相对两侧上，鳍的上部和下部从隔离区之间突出；以及栅极结构，沿着鳍的侧壁和位于鳍的顶面上，栅极结构限定位于鳍中的沟道区，鳍的上部和下部邻近鳍中的沟道区。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。