电路与形成该电路的方法与流程

本发明是有关于三维集成电路，特别是提供层间导体(interlayer conductors)以增加元件中电路的层数。

背景技术：

于高密度集成电路的发展中，创造出了具有薄膜通道与其他纳米尺度厚度结构的晶体管结构。举例而言，包括多个有源层的三维集成电路，在此三维集成电路中，半导体薄膜层是被配置来作为有源元件，例如逻辑晶体管(logic transistor)、开关晶体管(switching transistor)以及存储晶体管(memory transistor)。在某些种类的三维存储器集成电路中，存储器阵列包括了存储单元的二维阵列的叠层。叠层中的有源层可包括位线或字线，举例而言，必须连接至外部电路(peripheral circuits)，例如译码器(decoder)、感测放大器(sense amplifier)等等。在某些配置中，有源层的连接方式是借着由自每个有源层延伸至布线层(routing layer)的层间连接器来进行。其中，层间连接器可例如是覆于二维阵列叠层之上的图案化金属层。图案化金属层可用来在存储器阵列与适当的外部电路之间传输讯号与偏压。相似的讯号布线结构可用于其他种类的三维集成电路。

在这些元件的制造过程中，重要的步骤包括了制作仅接触一层有源层，或仅接触所要接触的多个有源层，且可与纳米尺度薄膜成功接触的层间导体。

因此有需要提供一种制造技术，用来在制造可接触薄膜有源层的层间导体时，提升可靠度以及制造毛利(manufacturing margin)。

技术实现要素：

本发明是描述一种技术，此技术可改善与薄层半导体层所形成的接触。

本发明是描述一种形成电路的方法，此方法包括于基板上利用半导体 材料形成半导体材料层。此半导体层可为例如具有小于20纳米厚度的硅薄膜层。此方法包括于半导体材料层之上形成层间绝缘层。于层间绝缘体中刻蚀开口，以于半导体材料层上暴露落着区(landing area)。由开口所暴露的半导体材料通过于该开口中添加半导体材料来增加厚度。添加半导体材料的工艺可包括毯覆沉积(blanket deposition)，或仅在落着区中选择性成长。此工艺包括至少于开口中的落着区上沉积反应前驱物(reaction precursor)。反应前驱物可为用来与硅薄膜层接触的金属硅化物(silicide)前驱物。此工艺也包括促使前驱物与半导体材料于开口中进行反应。于开口中形成与反应产物接触的层间导体。

举例而言，可用钨来形成硅薄膜层与层间导体，反应前驱物可包括钛(titanium)与氮化钛(titanium nitride)的多层组合。此些用来作为金属硅化物前驱物以与硅反应形成金属硅化物的材料，也用来作为层间导体形成时的黏着剂与势垒材料。包括金属硅化物前驱物的材料可于落着区中形成金属硅化物。

此处所描述的技术是配置来与薄膜半导体薄层形成接触。其中，薄膜半导体层是逻辑晶体管、开关晶体管、存储晶体管以及内联机(interconnects)的一部分。

本发明的其他方面以及优点，可由图式及以下的详细叙述来理解。

附图说明

图1绘示与薄膜半导体层接触的层间导体的简化剖面图。其中，此薄膜半导体层具有因结块现象(agglomeration)作用所产生的空穴(void)。

图2为与薄膜半导体层接触的层间导体的穿透式电子显微镜(transmission electron microscope,TEM)影像，其显示了因结块现象所产生的空穴。

图3至图10是绘示形成如本文所描述的与薄膜半导体层接触的层间导体的各阶段结构剖面图。

图11至图16绘示形成如本文所描述的薄膜半导体层的层间导体接触的替代工艺中的各阶段结构剖面图。

图17至图19是绘示形成包括如本文所描述的层间导体的阶梯状接触 (stairstep contact)的各阶段结构剖面图。

图20是绘示如本文所描述的集成电路的简化方块流程图，此集成电路包括作为位于薄膜半导体层上用来作为接触的加厚落着区。

【符号说明】

10、50、100：半导体层

11、51、101：绝缘层

12、32、34：薄膜硅层

13：层间绝缘体

14：氮化硅层

15、54、75、115：材质层

16、36、80、130、272：层间导体

18A、18B：区域

20：区域

30：空穴

33：绝缘体

52：薄膜层

53、103、246：层间介电层

56：栅极结构

57：区域

58：栅极介电层

60：落着区

65：侧壁势垒材料

66、68：区域

67：半导体材料层

70、120：光刻胶层

71、121：掺质

77、118：区域

81、82、131、132：连接器

85、125：上表面

102：薄膜半导体层

105：势垒层

110：区域

206.1～206.8：薄膜多晶硅层

240：内衬

256.1～256.8：增厚区域

264、266、268：开口

286.1～286.8：区域

905、930：总线

910：控制逻辑

920：区块

940、950、970：译码器

945：串行选择线/接地选择线

955：字线

960：存储器阵列

965：全局字线

975、985：数据线

980：写入缓冲电路

990：多层数据缓冲区

991：输入/输出电路

993：数据途径

具体实施方式

本文提供本发明的实施例的详细描述，并参照图式图1至图20。

图1为一简化方块透视图，绘示了于形成接触至薄膜半导体层时可能遇到的问题。如本文所用的薄膜半导体层为具有厚度小于20纳米的半导体层。

图1所示的结构包括半导体层10，例如位于单晶半导体芯片(chip)或晶圆(wafer)之上，或者是位于其他种类的结构基板(structural substrate)上的半导体层。绝缘层11覆于半导体层10之上。薄膜硅层12覆于绝缘层11之上。层间绝缘体13覆盖在薄膜硅层12之上。层间导体16，例如 钨插塞(tungsten plug)，配置在形成于层间绝缘体13中的开口内。于所绘示的结构中，工艺包括于层间绝缘体13之上形成氮化硅层14。其中，层间绝缘体13包括位于开口侧壁上的间隙壁(spacer)，用来作为层间绝缘体13与层间导体16之间的势垒层(barrier layer)。并且，用来形成钨插塞的材质层15可包括钛与氮化钛以用来作为开口的内衬，并为整体结构提供黏着与势垒的功能。此些材料也包括金属硅化物前驱物，至少包括钛。图1中的区域20代表金属硅化物，也许还包括由材质层15中的前驱物材料(以及层间导体16中可能有的潜在材料)与薄膜硅层12反应而形成的其他化合物。

于一些工艺当中，此结构在形成层间导体16，例如钨插塞，之前会进行退火(anneal)，以在区域20中进行反应而生成金属硅化物与其他材料。而且，在一些工艺当中，可于开口形成之后执行注入工艺以增加薄膜硅层12于接触区中的掺杂浓度。

在薄膜硅层12中的硅与材质层15中的材料所进行的反应中，薄膜硅层12是作为硅的来源。此反应可造成硅与其他反应物于区域20中的迁移(migration)与结块现象，其中结块现象是由薄膜硅层12中的硅所供应。当薄膜硅层12非常薄时，可以使来自于围绕层间导体16的落着区的区域，如图上所标示的区域18A与区域18B，产生硅的迁移。硅的迁移可于薄膜硅层12中产生空穴，或者是增加薄膜硅层12的片电阻(sheet resistance)。

图2为层间导体36的穿透式电子显光刻像。其中，层间导体36穿过层间绝缘体33而与薄膜硅层34产生接触。于此例中，薄膜硅层34，在本实施例中为多晶硅，覆于另一个薄膜硅层32之上。硅氧化物层把薄膜硅层32与薄膜硅层34分开。本影像的比例尺标明于左下方的横条，显示层间导体36的落着区的直径约为80纳米。薄膜硅层32与薄膜硅层34的厚度约5纳米。落着区中金属硅化物的厚度为薄膜硅层34的二倍以上。

影像中可看到空穴30形成于层间导体36的落着区的周围，这个现象是来自于金属硅化物形成时硅在落着区内所产生的结块现象。本文所描述的工艺，可避免形成这种空穴。

图3至图10是绘示在形成电路的工艺中各阶段的结构剖面图。图3是绘示在形成数个构件之后所得的结构，此些构件包括半导体层50，其可 例如为一半导体晶圆，或形成于具有各种其他下层结构的基材上的半导体材料层。于半导体层50之上配置绝缘层51。于绝缘层51之上配置半导体材料所形成的薄膜层52(以下简称薄膜层52)。例如化学气相沉积(chemical vapor deposition)或是原子层沉积(atomic layer deposition)的工艺可用于形成薄膜层52。图案化工艺，例如光刻(photolithographic)工艺，可用来在薄膜层52上形成结构。举例而言，薄膜层52可包括半导体材料的条带，并具有用来作为薄膜晶体管的通道的区域57。而且此条带可包括一延伸部，穿过落着区60并位于层间导体与薄膜层形成接触之处。图3所绘示的结构显示栅极结构56覆于区域57之上，并通过栅极介电层58与区域57分隔。所以，此结构形成了具有薄膜层延伸部的薄膜晶体管，并且在薄膜层延伸部中通道本体是穿过落着区60而形成。掺杂杂质的图案根据特定元件的需求可用在各种类型的薄膜晶体管中，以形成源极/漏极区域、作为接触的落着区，以及其他特征图案。并且，此结构还绘示了层间介电层53，层间介电层53可通过栅极结构56形成后所采用的后续工艺来形成。层间介电层53可包括硅氧化物、多层不同种类的硅氧化物、包括多种介电材料的多层结构等等。于图3中，材质层54配置于层间介电层53之上。材质层54可作为刻蚀工艺的硬掩模层，用以形成暴露位于薄膜层52上的落着区60的开口。于一些实施例中，当层间介电层53包括硅氧化物时，材质层54可包括氮化硅。

图4是绘示在图3的结构上沉积侧壁势垒材料65的步骤后的结构剖面图。此一步骤可用于本发明的一些实施例中，但其他的实施例可不包括此一步骤。在本实施例中，侧壁势垒材料65可包括用于材质层54的相同材料，例如氮化硅。这个步骤会使区域66中的材料厚度大于侧壁上的材料厚度，并且大于覆盖于落着区60上的材料厚度。

图5是绘示使用非等向性(anisotropic)刻蚀，以位于开口侧壁上的侧壁势垒材料65来形成间隙壁的步骤后的结构。于此实施例中，形成间隙壁的侧壁势垒材料65也覆盖了层间介电层53的上表面。而且，图5所绘示的结构显示了在落着区上沉积半导体材料层67的步骤后的阶段，此步骤是用来增加位于层间导体与薄膜层52形成接触的区域中半导体材料的厚度。半导体材料层67可使用与薄膜层52相同的半导体材料。沉积半 导体材料层67的步骤可为半导体材料的共形毯覆沉积(conformal blanket deposition)，其是利用化学气相沉积工艺或其他适合所欲形成的特定材料的工艺来实施。共形毯覆沉积的结果，半导体材料层67包括位于区域68中覆于层间介电层53之上，以及作为开口侧壁的内衬的材料。

用于薄膜层52的半导体材料厚度小于20纳米，位于落着区中并由开口暴露于外的半导体材料层67厚度可介于1纳米至300纳米之间，用来例如支持接触的形成。半导体材料的添加量，可由经验决定，或利用模拟反应工艺，例如针对图7、图8所描述的工艺，来加以预测。

图6是绘示离子注入工艺中的结构剖面图，此离子注入工艺是用以增加落着区中半导体材料层67的半导体材料的导电性。此结构包括具有对齐前述开口的开口，并且用来作为注入屏蔽的光刻胶层70。为了提高接触特性，此注入可加入掺质(dopants)71，例如用于n型掺杂的砷及用于p型掺杂的硼。光刻胶层于注入工艺之后被剥除。于其他实施例中可省略注入工艺。于其他实施例中，为了免除后续注入的需求，可在用来增加落着区的薄膜层厚度的沉积工艺中，沉积已掺杂的半导体材料。

图7是绘示剥除光刻胶层后，并通过共形沉积内衬至少在落着区中的开口内形成包括反应前驱物的材质层75之后的结构。在一实施例中，层间导体是由钨形成，材质层75可包括由钛与氮化钛的组合所构成的多层结构，并且可对层间导体提供黏着与势垒功能。钛与氮化钛为与硅反应的反应前驱物，可在落着区中至少形成硅化钛(titanium silicide)。对于铜制的层间导体，材质层75可包括钽(tantalum)与氮化钽(tantalum nitride)或其他的材料。其他种类的反应前驱物可使用于材质层75中，包括其他与半导体层反应的材料，例如钴(cobalt)、钨、镍(nickel)、铂(platinum)及钼(molybdenum)等等。

图8是绘示在进行退火工艺之后的结构剖面图，此退火工艺可以例如是，促使材质层75中的材料与半导体层进行反应，并于区域77中形成反应产物的快速热退火(rapid thermal anneal)工艺。在薄膜层52的半导体材料为硅、材质层75中的材料包括金属硅化物前驱物的实施例中，退火促使金属硅化物形成于区域77中。

图9是绘示在沉积用来形成层间导体80的导电材料后的结构剖面图。 于一例中，层间导体80的材料包括钨。也可使用其他的导电材料。

图10是绘示在进行平坦化工艺，例如化学机械研磨(chemical mechanical polishing)，以于层间导体80之上形成平滑的上表面85，并移除覆盖于层间介电层53上，先前用来做为硬掩模的部分残余侧壁势垒材料65后的结构剖面图。此平坦化工艺可用于或可不用于图案化导体注入中。另外，图10还绘示连接器81与连接器82，用来代表集成电路上层间导体80和图案化导线之间的连接关系。

增加位于落着区上的区域77中半导体材料厚度的结果，可避免或减少于薄膜层52中形成空穴，并可改善接触电阻以及薄膜层52的片电阻。层间导体80可以填充在布线平面与垂直形状两个方向都具有不同形式的开口，包括沟槽状的开口、椭圆形或圆形的介层开口(via openings)、双层镶嵌(dual-damascene)开口等等。而且，被层间导体80所填充的开口在布线平面及垂直方向皆可以为蜿蜒状的蛇形。

如图3所示，被绘示出来的一部分薄膜层52可作为薄膜半导体材料层的延伸部，此薄膜半导体材料层是用以形成薄膜晶体管的通道。于其他实施例中，薄膜层52可做为栅极导体或元件的有源层中其他的元件。

图11至图16是绘示一替代工艺中各阶段的结构剖面图。图11是绘示经过一系列如图3、图4、图5所绘示的列步骤后的结构剖面图，此一系列步骤包括于绝缘层101之上形成薄膜半导体层102，其中，绝缘层101和薄膜半导体层102是依序形成于另外的半导体层100之上。图案化层间介电层103以于半导体薄膜层102的落着区之上形成开口。形成如图11所示的氮化硅势垒层105。然而，在图11中用于增加薄膜半导体层102的半导体材料厚度的工艺，包括在经由落着区上的开口暴露于外的区域110中进行外延成长，此外延成长工艺可选择性地增厚薄膜半导体层102而不会形成侧壁。这可使层间导体的布局尺寸更小。举例而言，针对包含有多晶硅的薄膜半导体层102，在形成开口之后，采用多晶硅选择性外延成长工艺来增厚经由开口暴露于外的落着区中的薄膜半导体层102。选择性硅外延成长工艺可以使用已知技术来加以实施，例如M.Goulding所著的THE SELECTIVE EPITAXIAL GROWTH OF SILICON论文中记载的技术，登载于Journal de Physique IV,1991,02(C2),pp.C2-745-C2-778.当中 (<10.1051/jp4:1991290>，<jpa-00249881>)；其中该论文可通过引用并入(incorporated by reference)的方式，全文收载于本发明之中。

对于厚度小于20纳米的薄膜半导体层102的半导体材料而言，例如为了支持接触的形成，以外延成长层工艺于区域110之中所添加的厚度可介于1纳米至300纳米之间。可由经验来决定所添加半导体材料的量，或利用反应工艺，例如针对图13、图14所描述的工艺的的模拟来加以预测。

图12是绘示进行离子注入工艺以改善接触区中半导体材料的导电性时的结构剖面图。此结构包括具有用来定义前述开口的开口图案，并作为注入屏蔽的光刻胶层120。此注入可加入掺杂物121，例如用于n型掺杂的砷及用于p型掺杂的硼。光刻胶层120于注入工艺之后被剥除。于其他实施例中可省略注入工艺。于其他实施例中，为了免除后续注入的需求，可在用来增加落着区薄膜层厚度的沉积工艺中，沉积已掺杂的半导体材料。

图13是绘示剥除光刻胶层后，并通过共形沉积内衬至少在落着区中的开口内，形成包括反应前驱物的材质层115之后的结构。在一实施例中，层间导体可以由钨所形成，材质层115可包括由钛与氮化钛的组合所构成的多层结构，并且可对层间导体提供黏着与势垒功能。钛与氮化钛为与硅反应的反应前驱物，可在落着区中至少形成硅化钛。对于铜制的层间导体，材质层115可包括钽与氮化钽或其他的材料。其他种类的反应前驱物可使用于材质层115中，包括其他与半导体层反应的材料，例如钴、钨、镍、铂及钼等等。

图14是绘示在进行退火工艺之后的结构剖面图，退火工艺例如快速热退火，会促使材质层115中的材料与薄膜半导体层102在区域110中进行反应，并于区域118中形成反应产物。在本实施例中，薄膜半导体层102的半导体材料为硅、材质层115中的材料包括金属硅化物前驱物，此一退火会促使金属硅化物形成于区域118中。

图15是绘示在沉积用来形成层间导体130的导电材料之后的结构剖面图。于一实施例中，层间导体的材料包括钨。也可使用其他的导电材料。

图16绘示在进行平坦化工艺，例如化学机械研磨，以于层间导体130之上形成平滑的上表面125，并移除覆盖于层间介电层103上的部分残余势垒层105后的结构剖面图。此平坦化工艺可用于或可不用于图案化导体 注入中。另外，图16还绘示连接器131与连接器132，用来代表集成电路上层间导体130与图案化导线的连接关系。

增加位于落着区上区域118中半导体材料厚度的结果，可避免或减少于薄膜半导体层102中形成空穴，并可降低接触电阻以及薄膜半导体层102的片电阻。

图17、图18、图19是绘示于位在包括多层薄膜多晶硅层的三维集成电路上的阶梯状图案(stairstep pattern)中形成层间导体的结构剖面图。于此实施例中，此三维集成电路包括薄膜多晶硅层206.1至206.8。如上所述，本文所述的技术也可用其他种类的半导体材料。

薄膜多晶硅层206.1至206.8是与绝缘层交替沉积，藉以于集成电路上形成有源层的叠层。刻蚀此叠层以于各有源层上暴露落着区，并具有层间介电层246覆于叠层上。刻蚀停止材料(etch stop material)，例如氮化硅，所构成的内衬240，可内衬于刻蚀形成所示的阶梯状开口之后，以及形成层间介电层246之前，的结构中。开口264、268、266具有不同的深度，取决于要形成接触的有源层的深度。此处所述，如图17所绘示的结构，是通过利用光刻胶252进行图案化刻蚀形成开口的工艺所制备而成，用以暴露出位于薄膜多晶硅层206.1至206.8的每一层的落着区。

多种技术可用来达成此一目的。此处揭露一个与本案申请人共同拥有的(commonly owned)美国专利申请案，申请号为13/867,905，申请日为2013年4月22日，标题为INTERLAYER CONDUCTOR AND METHOD FOR FORMING，现已公告为美国专利案，编号8,928,149，其中该专利通过引用并入的方式，将此专利全文收载于本发明之中。

图18所绘示的结构是通过剥除光刻胶，以及进行增加经由开口所暴露的落着区中薄膜多晶硅层206.1至206.8厚度的工艺来达成。如上文所讨论，二种技术可增加薄膜半导体层的厚度，包括化学气相沉积以及选择性外延成长。因此，在进行增厚工艺之后，薄膜半导体层会具有增厚区域256.1至256.8，位于对应的薄膜有源层上的落着区之中。

图19是绘示在进行添加反应前驱物、促使区域286.1至286.8中金属硅化物的生成的退火工艺，以及以例如钨的导体填充开口以作为层间导体272等多项工艺之后的结构剖面图。

图3至图19是绘示了工艺各阶段的结构剖面图。此些工艺中的步骤对应至所绘示的各阶段。应当理解的是，可以组合或以不同的形式进行许多步骤。于某些情况下读者将会理解，只有在某些其他地方也进行改变时，重排步骤方可得到相同的结果。于其他的状况下读者将会理解，只有在某些条件被满足时，重排步骤方可得到相同的结果。此外，可以理解的是本文有关于步骤的讨论是有关于理解本发明，并且应当知道的是用以完成其他功能的众多的附加步骤可于此些所示的步骤之前、之后以及之间进行。

本文所描述用于形成层间导体的技术，是可用于任何配置薄膜晶体管或是用于连接薄膜晶体管的半导体薄膜层的电路。薄膜晶体管例如可为存储元件、逻辑元件、模拟元件以及开关元件。此技术也可用于改善例如是可不包括半导体薄膜层的互补式金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)的元件中的接触特性。

图20为一集成电路的示意图，其中集成电路包括存储器阵列，存储器阵列包括存储单元，存储单元包括薄膜晶体管。一个例子是例如描述于共同审理中(co-pending)且共同拥有的美国专利中的电路，此专利的申请号为14/284,306，申请日为2014年5月31日，标题为3D INDEPENDENT DOUBLE GATE FLASH MEMORY，其中该专利通过引用并入的方式，将此专利全文收载于本发明之中。于文中所描述的配置，半导体薄膜层上的落着区，例如于阶梯状层间导体结构中的落着区，是以如上所述的方式增厚。于一些实施例中，存储器阵列可包括三维与非门阵列与垂直或水平的薄膜晶体管。

于所绘示的范例中，集成电路901包括存储器阵列960，存储器阵列960包括一或多个存储器区块。

串行选择线译码器940耦接多个串行选择线945，并排列于存储器阵列960中。偶数/奇数层译码器950耦接多个偶数/奇数字线955。全局位线列译码器970耦接沿着存储器阵列960的列排列的多条全局字线965，用来对存储器阵列960进行数据读取与写入。地址由控制逻辑910提供到总线930上，再到列译码器970、译码器940以及偶数/奇数层译码器950。感测放大器与写入缓冲电路980透过，例如第一数据线975，耦接至列译码器970。感测放大器与写入缓冲电路980的写入缓冲区可存储用于多层 写入的程序代码，或为储存程序代码的函数的值，以显示被选定的位线的写入或是抑制状态。列译码器970可包括电路，用以选择性地对存储器中的位线施加写入或是抑制电压，以响应位于写入缓冲区中数据值。

来自于感应放大器/写入缓冲电路的感应数据，是经由第二数据线985提供给多层数据缓冲区990。其中，多层数据缓冲区990是经由数据途径993依序耦合至输入/输出电路991。并且在本实施例中，输入数据是提供至多层数据缓冲区990，用来支在阵列中每一个独立双栅存储单元的每一个独立侧边上进行的多层写入操作。

输入/输出电路991将数据输出至位于集成电路901的外部目的地。输入/输出数据及控制讯号是经由数据总线905来进行移动。其中，数据总线905介于输入/输出电路991、控制逻辑910以及集成电路901上的输入/输出端，或其他集成电路901内部或外部的数据源之间。而其中，集成电路901内部或外部的数据源可以是，例如通用处理器或特殊用途应用电路，或提供单芯片系统(system-on-a-chip)功能，并且被存储器阵列960所支持的的多种模块的组合。

在图20所绘示的实施例中，控制逻辑910使用一偏压配置状态机来控制经由位于区块920中的一个或多个电源供应器所产生或提供的供电电压，例如读取、擦除、检验或写入偏压的应用。控制逻辑910耦合多层数据缓冲器990以及存储器阵列960。控制逻辑910包括用来控制多层写入操作的逻辑。控制逻辑与其他外部电路可包括具有薄膜层延伸的薄膜晶体管，其中如本文所述，通道是形成于此薄膜层中，并位于用于层间导体而加厚的落着区之上。虽然本技术乃参照上述所选的实施例与范例详细公开，然而应知道这些范例仅是意在说明而非意图限制。可想而知，本领域技术人员易于对此做出改进与组合，其改进与组合均包括在本发明的技术精神与随附权利要求的范围内。