用于半导体器件的双氮化物应力源和制造方法与流程

本发明实施例涉及用于半导体器件的双氮化物应力源和制造方法。

背景技术：

随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。Fin FET器件通常包括具有高纵横比的半导体鳍并且在其中形成半导体晶体管器件的沟道和源极/漏极区。利用沟道和源极/漏极区的增大的表面面积的优势沿着鳍结构的侧边并且在鳍结构的侧边上方(例如，包裹)形成栅极，以产生更快、更可靠和更好控制的半导体晶体管器件。在一些器件中，例如，利用硅锗(SiGe)、磷化硅(SiP)或碳化硅(SiC)的FinFET的源极/漏极(S/D)部分中的应变材料可以用于增强载流子迁移率。

技术实现要素：

根据本发明的一些实施例，提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构；在所述鳍结构的第一部分上方形成第一栅极结构；在所述鳍结构的第二部分上方形成第一氮化物层；将所述第一氮化物层曝光于紫外辐射；以及在所述鳍结构的第二部分处形成源极/漏极区。

根据本发明的另一些实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上方形成第一鳍结构和第二鳍结构；在所述第一鳍结构的第一部分上方形成第一栅极结构和在所述第二鳍结构的第一部分上方形成第二栅极结构；在所述第一鳍结构的第二部分上方形成压缩膜；将所述压缩膜曝光于紫外辐射；在所述第一鳍结构的第二部分处形成源极/漏极区；在所述第二鳍结构的第二部分上方形成拉伸膜；以及在所述第二鳍结构的 第二部分处形成源极/漏极区。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一鳍结构和第二鳍结构；第一栅极结构和第二栅极结构，所述第一栅极结构设置在所述鳍结构的第一部分上方，并且所述第二栅极结构设置在所述第二鳍结构的第一部分上方；压缩膜和拉伸膜，所述压缩膜设置在所述第一鳍结构的第二部分上方，所述拉伸膜设置在所述第二鳍结构的第二部分上方；源极/漏极区，形成在所述第一鳍结构的第二部分处和所述第二鳍结构的第二部分处。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于示出的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。

图1是根据本发明的实施例的用于制造具有鳍结构(Fin FET)的半导体FET器件的示例性工艺流程图。

图2至图8示出了根据本发明的一个实施例的用于制造半导体FinFET器件的示例性工艺。

图9示出了根据本发明的另一实施例的半导体FinFET器件。

图10是根据本发明的另一实施例的用于制造具有鳍结构的半导体FET器件的示例性工艺流程图。

图11A至图13H示出了根据本发明的另一实施例的用于制造半导体FinFET器件的示例性工艺。

图14示出了根据本发明的实施例的后处理时间对氢减少和应力增加的影响。

图15示出了根据本发明的实施例的层厚度对膜应力的影响。

图16示出了根据本发明的实施例的固化温度对应力的影响。

具体实施方式

应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不意为限制。例如，元件的尺寸不限制于公开的范围或数值，但是可以取决于工艺条件和/或期望的器件性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中所使用的空间相对位置描述符进行同样的解释。此外，术语“由……制成”可以意为“包括”或“由……组成”。

可以受益于本发明的一个或多个实施例的器件的实例是半导体器件。例如，这样的器件是FinFET器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将包括FinFET实例来说明本发明的各个实施例。然而，应该理解，除了权利要求中特别声明，本申请不应限制于特定类型的器件。

在图1中示出了根据本发明的实施例的用于制造具有鳍结构(Fin FET)的半导体FET器件的示例性方法。示例性方法包括在衬底上形成鳍结构的操作S101和在鳍结构上面形成栅极结构的S102。形成氮化物层的操作S103和随后实施的将氮化物层暴露于紫外辐射的操作S104。然后实施形成源极/漏极区域的操作S105。

根据本发明的实施例，一种用于制造半导体器件的方法包括形成鳍结构，鳍结构包括位于半导体衬底10上方的一个或多个鳍12，如图2所示。 在一个实施例中，半导体衬底10是硅衬底。可选地，衬底10可以包括锗、硅锗、砷化镓或其他适当的半导体材料。同样可选地，半导体衬底可以包括外延层。例如，半导体衬底可具有位于块状半导体上面的外延层。此外，半导体衬底可以被应变以用于性能增强。例如，外延层可以包括与块状半导体的那些材料不同的半导体材料，诸如位于块状硅上面的硅锗层或者位于块状硅锗上面的硅层。可以通过选择性外延生长(SEG)形成这样的应变的衬底。此外，半导体衬底可包括绝缘体上半导体(SOI)结构。同样可选地，半导体衬底可以包括诸如通过称为注氧隔离(SIMOX)技术、晶圆接合、SEG的方法或其他适当的方法形成的诸如埋氧(BOX)层的掩埋介电层。在其他实施例中，衬底可以包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。

鳍12设置在半导体衬底10上方和鳍12可以由与半导体衬底10相同的材料制成并且可以从半导体衬底10连续地延伸。可通过选择性地蚀刻半导体衬底10来形成鳍12。可选地，可以使用EPI第一方法来形成鳍12。在EPI第一方法中，在半导体衬底10上形成外延层，和随后地图案化外延层以形成鳍12。

光刻工艺可以用于限定半导体衬底10上的鳍12。在一些实施例中，在半导体衬底10上形成硬掩模层。硬掩模层可以包括SiN和SiO₂的双层。光刻胶层旋涂在半导体衬底上。通过将光刻胶选择性曝光于光化辐射来图案化光刻胶。一般来说，图案化可以包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘)、其他合适的工艺或它们的组合。可选地，实施光刻曝光工艺或由诸如无掩模光刻、电子束写入、直写、离子束写入和/或纳米压印的其他适当的方法代替该光刻曝光工艺。

通过蚀刻硬掩模层的暴露区域，将光刻胶层的图案随后地转印到硬掩模层内。硬掩模层随后用作半导体衬底的蚀刻期间的掩模。可以通过包括干蚀刻、湿蚀刻或干蚀刻和湿蚀刻的组合的各种方法来蚀刻半导体衬底。 可以使用含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₄F₈)、含氯气体(例如，C1₂、CHCl₃、CC1₄、和/或BC1₃)、含溴气体(例如，HBr和/或CHBr₃)、含氧气体、含碘气体、其他适用的气体和/或等离子体或它们的组合来实现干蚀刻工艺。蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的蚀刻轮廓。

在特定实施例中，半导体器件包括沿着鳍12的下部在半导体衬底10上方形成的绝缘材料。在包括多个鳍的实施例中，当在多个鳍之间形成浅沟槽隔离(STI)区14时，可以沉积绝缘材料。STI区14可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。可以通过任何合适的工艺形成STI区14。作为一个实施例，通过使用化学汽相沉积(CVD)以一种或多种介电材料填充鳍之间的区域来形成STI区14。在一些实施例中，填充的区域可以具有多层结构，诸如以氮化硅或氧化硅填充的热氧化物衬垫层。在形成STI区之后可以实施退火工艺。退火工艺包括快速热退火(RTA)、激光退火工艺或其他合适的退火工艺。

在一些实施例中，使用可流动CVD形成STI区14。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。正如它们的名字所表明的，可流动介电材料在沉积期间可以“流动”以填充具有高纵横比的间隙或空间。通常，将各种化学物质加入到含硅前体以允许沉积的膜流动。在一些实施例中，添加无水肼键合物。可流动介电前体的实例，特别地可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，诸如三甲硅烷基胺(TSA)。在多个操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，对可流动膜进行固化和然后退火以去除非期望的元素以形成氧化硅。当去除非期望的元素后，可流动膜变得致密和收缩。在一些实施例中，进行多个退火工艺。在诸如在约1000℃至约1200℃的范围内的温度下不止一次地固化并且退火可流动膜，并且持续诸如总共30小时以上的时间。

实施化学机械抛光(CMP)操作以从STI区去除多余的材料，并且以提供基本上平坦的表面。随后将掺杂剂注入至鳍内以形成n和p阱和然后 随后对器件进行退火。回蚀刻STI区以去除STI区的一部分，和暴露鳍的随后将形成栅极结构，和源极/漏极区的上部。栅电极结构的形成可以包括额外的沉积、图案化和蚀刻工艺。通过合适的蚀刻工艺实施STI的去除，合适的蚀刻工艺诸如使用不具有等离子体的HF+NH₃或具有等离子体的NF₃+NH₃的半各向同性蚀刻；或者使用诸如稀HF的各向同性蚀刻。

在特定的实施例中，如图3所示，栅极结构16形成在鳍结构的第一部分24上方。栅极结构形成工艺可以包括沉积栅极电介质20、沉积栅电极18、图案化栅极、轻掺杂漏极(LDD)注入和退火的操作。随后在栅极结构16上形成侧壁间隔件22，和实施源极/漏极注入和退火。图4是沿着图3的线截取的截面，示出了鳍12和栅电极结构16的布置。

栅极电介质20可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料、其他合适的介电材料和/或它们的组合。栅电极18在特定实施例中由多晶硅形成，并且可以包括形成在栅电极上方的硬掩模。硬掩模可以由合适的硬掩模材料制成，包括SiO₂、SiN或SiCN。栅电极结构可以包括额外的层，诸如界面层、覆盖层、扩散/阻挡层、介电层、导电层和其他合适的层，以及它们的组合。除了多晶硅之外，栅电极18可包括任何其他适当的材料，诸如铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料或它们的组合。

在特定实施例中，可以使用先栅极方法或后栅极方法来制造FinFET。在使用高k电介质和金属栅极(HK/MG)的实施例中，采用后栅极方法以上形成栅电极。在后栅极方法中，形成伪栅极，随后在高温退火操作之后的后续操作中去除伪栅极，并且形成高k电介质和金属栅极(HK/MG)。

根据本发明的实施例，高k栅极电介质20可以包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k介电材料或它们的组合。金属栅极材料可以包括Ti、TiN、钛铝合金、Al、AlN、Ta、TaN、TaC、TaCN、TaSi等的一层或多层。

在一些实施例中，侧壁间隔件22用于偏移随后形成的掺杂区域，诸如源极/漏极区域。侧壁间隔件22可以进一步用于设计或修改源极/漏极区(结)轮廓。侧壁间隔件22可通过合适的沉积和蚀刻技术形成，并且可以包括氮 化硅、碳化硅、氮氧化硅、其他合适的材料或它们的组合。

转到图5，在鳍12的没有形成栅电极结构16和侧壁间隔件22的暴露的第二部分26(见图3)上方沉积氮化物层28。氮化物层28可以是氮化硅层。用于沉积氮化硅的任何合适的技术包括CVD，CVD可以用于沉积氮化物层28。在特定实施例中，氮化物层可以是氮化硅、氮氧化硅、碳掺杂的氮化硅、碳掺杂的氮氧化硅、氮化硼、或碳氮化硼。

如图6所示，随后将氮化物层28暴露于紫外辐射30，并且持续约1秒至约2小时的时间段。紫外辐射曝光的时间的长度可以取决于氮化物层厚度而改变。在一些实施例中，氮化物层28暴露于紫外辐射30并且持续约30秒至约1小时。在其他实施例中，氮化物层28暴露于紫外辐射30并且持续约2分钟至约15分钟。

将氮化物层28暴露于具有小于约400nm的波长的紫外辐射30。在一些实施例中，紫外辐射30的波长小于200nm。

在特定实施例中，在曝光于紫外辐射期间，加热器件。可以将器件加热至约200℃至约600℃的温度。在特定实施例中，在辐射期间，将器件加热至约300℃至约500℃的温度。在其他实施例中，在紫外辐射期间，将器件加热到约380℃至约480℃的温度。

如图7A所示，随后蚀刻被氮化物层28覆盖的鳍的第二部分26的部分以去除鳍的位于STI区14之上的部分。合适的光刻和蚀刻技术可以用于去除鳍的第二部分26。在蚀刻操作之后，氮化物残留物32保留在STI区14上。在图7B中示出了保留在STI区14和蚀刻的鳍12上的氮化物残留物32的具体细节。

在特定实施例中，如图8所示，随后在鳍12的蚀刻部分上面形成突起的源极/漏极区34，从而提供FinFET半导体器件40。可以由一个或多个外延或外延的(epi)工艺形成突起的源极/漏极区，从而在鳍上形成晶体状态的Si部件、SiC部件、SiGe部件、SiP部件、SiCP部件或位于Si EPI上的III-V族半导体材料或其他合适的部件。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。

在公开的一些实施例中，形成与相应的源极/漏极区接触的源极/漏极电极。电极可以由合适的导电材料形成，诸如铜、钨、镍、钛等。在一些实施例中，在导电材料和源极/漏极界面处形成金属硅化物以改进界面处的导电性。在一个实例中，镶嵌工艺和/或双镶嵌工艺用于形成基于铜的多层互连结构。在另一实施例中，钨用于形成钨插塞。

根据本发明的实施例，随后的加工也可以在半导体衬底上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，接触件/通孔/线和多层互连部件配置为连接FinFET器件的各种部件或结构。例如，多层互连包括诸如传统的通孔或接触件的垂直互连件和诸如金属线的水平互连件。

在特定实施例中，持续源极/漏极区的外延生长，直到单独的源极/漏极区合并在一起以形成如图9所示的具有合并的源极/漏极区36的FinFET半导体器件42。

图10示出了根据本发明的实施例的用于制造具有鳍结构的半导体FET器件的另一种方法。该方法包括形成第一和第二鳍结构的操作S201和形成第一和第二栅极结构的操作S202。在半导体器件上形成压缩膜的操作S203，以及之后的将压缩膜暴露于紫外辐射的操作S204。在操作S205中，在第一鳍结构上形成源极/漏极区。随后在操作S206中，在半导体器件上形成拉伸膜。在操作S207中，随后在第二鳍结构上形成源极/漏极区。

在公开的一些实施例中，Fin FET半导体器件50包括PMOS和NMOS区。如图11A中所示，在半导体衬底10上形成PMOS 44和NMOS 46区。PMOS 44和NMOS 46区通过STI区14分离。图11A示出了沿着横跨PMOS和NMOS的栅极结构的x方向截取的截面。如图11A和图11D所示，栅电极18位于鳍的第一部分24上面。在一些实施例中，覆盖层48位于栅电极18上面。覆盖层48可以由氮化硅形成。图11B和图11C是分别沿着PMOS和NMOS的y方向截取的鳍12的截面图。图11B和图11C对应于鳍的第二部分26。

在图11D中，压缩膜52形成于半导体器件50上面。在本发明的一些实施例中，压缩膜52是氮化物层。在特定实施例中，氮化物层52是氮化 硅、氮氧化硅、碳掺杂的氮化硅、碳掺杂的氮氧化硅、氮化硼或碳氮化硼。图11E和图11F是分别示出在PMOS和NMOS中的鳍12上方形成的压缩膜52的截面图。压缩膜52在NMOS的沟道中提供拉伸应力。

转到图11G，从位于NMOS区域46处的半导体器件50去除压缩膜52的部分。在这一实施例中，蚀刻用于去除压缩膜52。在特定实施例中，如图11H所示，随后蚀刻NMOS区域46中的鳍的第二部分26，从而留下压缩膜的残留物54和凹进的鳍12。

如在图12A中所示，在其中去除了压缩膜的区域中的NMOS区域46中形成源极/漏极区34，并且在源极/漏极区34上面形成接触层58。图12A是沿着横跨PMOS和NMOS的栅极结构的x方向截取的截面。在特定实施例中，源极/漏极区34是由SiP形成的。在特定实施例中，接触层58是由诸如硅化物的导电材料形成的。压缩残留物54用作应力源膜，从而在源极/漏极区34上施加应力。示出PMOS区中的鳍12上的压缩膜52和在NMOS区中的鳍12上形成的源极/漏极区34的截面示出于图12B和图12C中。图12C是沿着图12A中的线A-A截取的截面。

在一些实施例中，例如，形成压缩膜可以使用多层沉积(MLD)，诸如通过沉积氮化物层、Si_xN_y或Si_xN_y:H。每一层的厚度可以在约至的范围内。在沉积氮化物层至至的总厚度之后，可以实施等离子体处理以破坏Si-N和N-H键，从而形成具有约-1至约-2GPa的压缩应力的压缩膜。

通过将氮化物层曝光于紫外辐射，可以可选地通过紫外线辅助热处理(UVTP)来形成压缩膜52。在UVTP中，通过PECVD或LPCVD将氮化物层沉积至约至的厚度，和然后将氮化物层暴露于小于400nm的波长的紫外辐射并且持续约1秒至约2小时的时间段。紫外辐射曝光的时间的长度可以取决于氮化物层厚度而改变。在一些实施例中，将压缩膜52暴露于紫外辐射并且持续约30秒至约1小时以破坏Si-N和N-H键。在其他实施例中，将压缩膜52暴露于紫外辐射并且持续约3分钟至约20分钟。

在一些实施例中，紫外辐射具有小于200nm的波长。

在特定实施例中，在曝光于紫外辐射期间，加热器件。可以将器件加热至约200℃至约600℃的温度。在特定实施例中，在辐射期间，将器件加热至约300℃至约500℃的温度。在其他实施例中，在紫外辐射期间，将器件加热至约380℃至约480℃的温度。

如图12D所示，在NMOS区46中形成源极/漏极区34后，在NMOS区域46上面形成伪层56。伪层56在PMOS区44的后续处理期间保护NMOS区46。从PMOS区44去除压缩膜52。可以通过蚀刻从PMOS区44去除压缩膜52。在图12E中示出了鳍12的截面图，其中，去除了位于PMOS区44中的压缩膜，并且在图12F中示出了鳍12和上面的源极/漏极区34和伪膜56的截面图。

转到图13A，在NMOS区域46上形成伪层56和从PMOS区44去除压缩膜52之后，在半导体器件50上方形成拉伸膜60。在特定实施例中，拉伸膜60将压缩应力引入PMOS区44的沟道内。

为了形成拉伸膜，在形成氮化物层的CVD工艺期间加入诸如Ar,N₂,Kr,Xe或它们的混合物的气体。例如，Ar可以用作气体，并且可以以约100sccm至约500sccm的流速引入Ar，并且在CVD工艺中使用的RF功率是约50至3000W，从而提供具有约0.7至约2GPa的拉伸应力的拉伸膜。

在图13B和图13C中分别示出了PMOS区44和NMOS区46的鳍12的截面图，PMOS区44和NMOS区46的鳍12的截面图示出了上面的拉伸膜60。

随后从PMOS区44去除拉伸膜60，从而留下拉伸膜残留物62。拉伸膜残留物62将应力引入源极/漏极区34中，源极/漏极区34随后将形成在PMOS区的鳍12上面，如图13D所示。在特定实施例中，在PMOS区44中形成的源极/漏极区34是由SiGe形成的。接触层58随后形成在PMOS区44中的源极/漏极区34上方。从NMOS区46去除拉伸膜60和伪膜56以提供半导体器件50。在图13E和图13F中分别示出了说明具有相应的源极/漏极区34的PMOS区域44和NMOS区域46的鳍12的半导体器件50的截面图。

图13G和图13H示出了从图13B中示出的结构形成如图13E中示出的 PMOS区44中的源极/漏极区34中的中间步骤。从PMOS区域44的半导体器件50去除拉伸膜60的部分。在该实施例中通过蚀刻去除拉伸膜52。在特定实施例中，如图13H所示，随后蚀刻PMOS区域44中的鳍的第二部分26，从而留下拉伸膜的残留物62和凹进的鳍12。

紫外辐射曝光期间的紫外辐射曝光的时间长度、层厚度和温度影响在压缩膜中产生的应力。例如，如在本发明的一个实施例中所示，在图14中示出了曝光于紫外辐射(后处理)的时间对应力的增加和氢的减少的影响。将压缩膜曝光于紫外辐射导致Si-H键和N-H键被破坏。

图15示出了根据本发明的实施例的层厚度对膜应力的影响。在图15中的所有的情况下，紫外辐射曝光是20秒。在图16中示出了根据本发明的实施例的固化温度对应力的影响。

将应力引入至半导体沟道提高了沟道迁移率并且提高了源极/漏极性能。在按比例缩小的半导体器件中，存在用于引入应力源的受限的空间。然而，通过使用被施加压力的蚀刻残留物膜用作应力源膜，可以在源极和漏极区域中产生应力而不需要使用半导体器件中的太多的空间。对于NMOS区域而言，通过压缩应力源膜将拉伸应力提供至沟道，而在PMOS区域中，通过拉伸应力源膜将压缩应力提供至沟道。在一些实施例中，NMOS中的压缩膜中的压缩应力是约-1至约-2GPa，并且在PMOS中的拉伸膜中的拉伸应力是约0.7至约2GPa。

根据公开的一个实施例，一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构和在鳍结构的第一部分上方形成第一栅极结构。在鳍结构的第二部分上方形成第一氮化物层。将第一氮化物层曝光于紫外辐射。在鳍结构的第二部分处形成源极/漏极区。

根据公开的另一实施例，提供了一种用于制造半导体器件的方法，包括：在衬底上方形成第一鳍结构。在衬底上方形成第二鳍结构。在第一鳍结构的第一部分上方形成第一栅极结构。在第二鳍结构的第一部分上方形成第二栅极结构。在第一鳍结构的第二部分上方形成压缩膜。在第一鳍结构的第二部分处形成源极/漏极区。在第二鳍结构的第二部分上方形成拉伸膜。在第二鳍结构的第二部分处形成源极/漏极区。

一种半导体器件包括第一鳍结构和第二鳍结构。第一栅极结构设置在鳍结构的第一部分上方并且第二栅极结构设置在第二鳍结构的第一部分上方。压缩膜设置在第一鳍结构的第二部分上方和拉伸膜设置在第二鳍结构的第二部分上方。源极/漏极区形成在第一鳍结构的第二部分处和第二鳍结构的第二部分处。

本领域普通技术人员将认识到，对于该方法的其他实施例，在上述方法中描述的一些步骤可以被替换或消除。

根据本发明的一些实施例，提供了一种用于制造半导体器件的方法，包括：在衬底上方形成鳍结构；在所述鳍结构的第一部分上方形成第一栅极结构；在所述鳍结构的第二部分上方形成第一氮化物层；将所述第一氮化物层曝光于紫外辐射；以及在所述鳍结构的第二部分处形成源极/漏极区。

在上述用于制造半导体器件的方法中，还包括：在将所述第一氮化物层曝光于紫外辐射之后和在形成所述源极/漏极区之前，去除所述鳍结构的第二部分的一部分，从而保留所述第一氮化物层的残余部分。

在上述用于制造半导体器件的方法中，去除所述鳍结构的第二部分的一部分包括蚀刻所述第一氮化物层。

在上述用于制造半导体器件的方法中，通过外延形成所述源极/漏极区。

在上述用于制造半导体器件的方法中，所述第一氮化物层是氮化硅、氮氧化硅、碳掺杂的氮化硅、碳掺杂的氮氧化硅、氮化硼或者碳氮化硼。

在上述用于制造半导体器件的方法中，将所述第一氮化物层曝光于紫外辐射包括：将所述第一氮化物层曝光于具有小于400nm的波长的紫外辐射并且持续30秒至60分钟。

在上述用于制造半导体器件的方法中，形成所述鳍结构包括形成多个鳍，并且还包括在所述多个鳍之间形成隔离绝缘层，从而使得所述鳍结构的上部从所述隔离绝缘层突出。

在上述用于制造半导体器件的方法中，所述半导体器件包括NMOS FinFET和PMOS FinFET，并且所述NMOS FinFET形成在第一鳍处并且所述PMOS FinFET形成在第二鳍处。

在上述用于制造半导体器件的方法中，在形成所述PMOS FinFET之前， 形成所述NMOS FinFET，并且形成所述NMOS FinFET的步骤包括：在所述第一鳍的第一部分上方形成所述第一栅极结构；在所述第一鳍的第二部分上方形成所述第一氮化物层；将所述第一氮化物层曝光于紫外辐射；以及在所述第一鳍的第二部分处形成所述源极/漏极区。

在上述用于制造半导体器件的方法中，还包括位于所述NMOS FinFET上方的伪层；以及形成所述PMOS FinFET，其中，形成所述PMOS FinFET的步骤包括：在所述第二鳍的第一部分上方形成第二栅极结构；在所述第二鳍的第二部分上方形成第二氮化物层；和在所述第二鳍的第二部分处形成源极/漏极区。

根据本发明的另一些实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底上方形成第一鳍结构和第二鳍结构；在所述第一鳍结构的第一部分上方形成第一栅极结构和在所述第二鳍结构的第一部分上方形成第二栅极结构；在所述第一鳍结构的第二部分上方形成压缩膜；将所述压缩膜曝光于紫外辐射；在所述第一鳍结构的第二部分处形成源极/漏极区；在所述第二鳍结构的第二部分上方形成拉伸膜；以及在所述第二鳍结构的第二部分处形成源极/漏极区。

在上述用于制造半导体器件的方法中，位于所述第一鳍结构的第二部分处的所述源极/漏极区包括SiP。

在上述用于制造半导体器件的方法中，位于所述第二鳍结构的第二部分处的所述源极/漏极区包括SiGe。

在上述用于制造半导体器件的方法中，还包括：在所述第二鳍结构的第二部分上方形成所述压缩膜；在将所述压缩膜曝光于紫外辐射之后，基本上去除位于所述第一鳍结构的第二部分上方的所述压缩膜，从而在所述第一鳍结构的第二部分处形成源极/漏极区之前，留下所述压缩膜的残留部分；去除所述第二鳍结构的第二部分上方的所述压缩膜；在所述第一鳍结构上方形成伪层；在所述第一鳍结构和所述伪层上方形成所述拉伸膜；基本上去除位于所述第二鳍结构的第二部分上方的所述拉伸膜，从而在所述第一鳍结构的第二部分处形成源极/漏极区之前，留下所述拉伸膜的残留部分；以及去除位于所述第一鳍结构的第二部分上方的所述拉伸膜和所述伪 层。

在上述用于制造半导体器件的方法中，在所述第一鳍结构处形成NMOS FET，并且在所述第二鳍结构处形成PMOS FET。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一鳍结构和第二鳍结构；第一栅极结构和第二栅极结构，所述第一栅极结构设置在所述鳍结构的第一部分上方，并且所述第二栅极结构设置在所述第二鳍结构的第一部分上方；压缩膜和拉伸膜，所述压缩膜设置在所述第一鳍结构的第二部分上方，所述拉伸膜设置在所述第二鳍结构的第二部分上方；源极/漏极区，形成在所述第一鳍结构的第二部分处和所述第二鳍结构的第二部分处。

在上述半导体器件中，位于所述第一鳍结构的第二部分处的所述源极/漏极区包括SiP并且位于所述第二鳍结构的第二部分处的所述源极/漏极区包括SiGe。

在上述半导体器件中，所述压缩膜和所述拉伸膜包括氮化物或氧化物。

在上述半导体器件中，所述氮化物或氧化物是选自由氮化硅、碳掺杂的氮化硅、碳掺杂的氧化硅、氮氧化硅、氮化硼和碳氮化硼组成的组。

在上述半导体器件中，NMOS FET形成在所述第一鳍结构处和PMOS FET形成在所述第二鳍结构处。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、在此他们可以做出多种变化、替换以及改变。