制造Fin-FET器件的装置和方法与流程

本发明涉及集成电路器件，更具体地，涉及制造Fin-FET器件的装置和方法。

背景技术：

半导体集成电路(IC)工业经历了快速发展。在发展过程中，半导体器件的功能密度通常已增加，而器件部件尺寸或几何结构减小。这种按比例缩小工艺通常通过增加生产效率、降低成本和/或提高器件性能提供益处，但增加了IC制造工艺的复杂性。

为解决制造复杂性的增加，在IC加工和制造中的类似进步是需要的。例如，已经引入诸如鳍式场效应晶体管(Fin-FET)的三维晶体管来替换平面晶体管。在Fin-FET器件的制造工艺中，持续需要进一步改进来满足按比例缩小工艺中的性能需求。

技术实现要素：

为了解决现有技术中存在的问题，本发明提供了一种制造Fin-FET器件的方法，包括：在衬底中形成多个鳍，其中，所述衬底包括中心区域和围绕所述中心区域的外围区域；在所述鳍上方沉积栅极材料层；以及用蚀刻气体蚀刻所述栅极材料层以形成栅极，其中，以所述中心区域处的流速与所述外围区域处的流速的比率在从0.33至3的范围内供给所述蚀刻气体。

在上述方法中，其中，在所述中心区域处形成的所述栅极和在所述外围区域处形成的所述栅极均具有凹口部件。

在上述方法中，其中，所述栅极具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分。

在上述方法中，其中，所述栅极具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分，其中，所述第二部分包括：位于所述第一部分和所述第二部分的边界处的第一宽度；以及位于所述栅极的底部处的第二宽度，其中，所述第二宽度小于所述第一宽度。

在上述方法中，其中，所述栅极具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分，其中，所述第二部分包括：位于所述第一部分和所述第二部分的边界处的第一宽度；以及位于所述栅极的底部处的第二宽度，其中，所述第二宽度小于所述第一宽度，其中，所述方法还包括位于所述第一宽度和所述第二宽度之间的第三宽度，其中，所述第三宽度小于所述第二宽度。

在上述方法中，其中，所述蚀刻气体为溴化氢或氧气。

在上述方法中，其中，所述方法还包括在所述鳍中生长外延结构。

在上述方法中，其中，所述方法还包括在所述鳍中生长外延结构，其中，由SiGe形成所述外延结构。

在上述方法中，其中，所述方法还包括在所述鳍中生长外延结构，其中，所述外延结构和所述栅极之间的邻近距离在从约0.5nm至约10nm的范围内。

根据本发明的另一方面，提供了一种制造Fin-FET器件的方法，包括：在衬底中形成多个鳍，其中，所述衬底包括中心区域和围绕所述中心区域的外围区域；在所述鳍上方沉积栅极材料层；用蚀刻气体蚀刻所述栅极材料层；以及通过以所述中心区域处的流速与所述外围区域处的流速的比率在从0.33至3的范围内供给所述蚀刻气体，以预定形状由蚀刻的栅极材料层形成栅极，其中，所述预定形状具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分，其中，所述第二部分包括：位于所述第一部分和所述第二部分的边界处的第一宽度；位于所述栅极的底部处的第二宽度；位于所述第一宽度和所述第二宽度之间的第三宽度，其中，所述第三宽度小于所述第一宽度和所述第二宽度；和由所述比率确定的从所述第二宽度至所述第三宽度的第一距离。

在上述方法中，其中，所述蚀刻气体为溴化氢或氧气。

在上述方法中，其中，所述第二宽度小于所述第一宽度。

在上述方法中，其中，所述方法还包括在所述鳍中生长外延结构。

在上述方法中，其中，所述方法还包括在所述鳍中生长外延结构，其中，所述外延结构和所述栅极之间的邻近距离在从约0.5nm至约10nm的范围内。

根据本发明的又一方面，提供了一种干蚀刻装置，包括：配置成固定衬底的真空室，所述衬底具有中心区域和围绕所述中心区域的外围区域，其中，所述衬底包括多个鳍和位于所述鳍上方的栅极材料层；气体供给器件，配置成将蚀刻气体供给到所述真空室内；控制器件，配置成控制所述蚀刻气体以所述中心区域处的流速与所述外围区域处的流速的比率在从0.33至3的范围内供给；等离子体产生器件，配置成由所述蚀刻气体产生等离子体，其中，所述栅极材料层通过所述等离子体蚀刻以形成栅极。

在上述干蚀刻装置中，其中，在所述中心区域处形成的所述栅极和在所述外围区域处形成的所述栅极均具有凹口部件。

在上述干蚀刻装置中，其中，所述栅极具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分。

在上述干蚀刻装置中，其中，所述栅极具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分，其中，所述第二部分包括：位于所述第一部分和所述第二部分的边界处的第一宽度；以及位于所述栅极的底部处的第二宽度，其中，所述第二宽度小于所述第一宽度。

在上述干蚀刻装置中，其中，所述栅极具有设置在所述鳍之上的第一部分和覆盖所述鳍的侧壁的第二部分，其中，所述第二部分包括：位于所述第一部分和所述第二部分的边界处的第一宽度；以及位于所述栅极的底部处的第二宽度，其中，所述第二宽度小于所述第一宽度，其中，所述方法还包括位于所述第一宽度和所述第二宽度之间的第三宽度，其中，所述第三宽度小于所述第二宽度。

在上述干蚀刻装置中，其中，在所述中心区域处形成的所述栅极和在所述外围区域处形成的所述栅极均具有凹口部件，其中，所述蚀刻气体为溴化氢或氧气。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1为根据各个实施例的Fin-FET器件的示意图。

图2为根据各个实施例的制造Fin-FET器件的方法的流程图。

图3A至图8A为根据各个实施例处于中间制造阶段的图1中的Fin-FET器件沿着线AA截取的截面图。

图3B至图8B为根据各个实施例处于中间制造阶段的图1中的Fin-FET器件沿着线BB截取的截面图。

图6C和图8C为根据各个实施例处于中间制造阶段的图1中的Fin-FET器件沿着线CC截取的截面图。

图9A为根据各个实施例的图1中的Fin-FET器件沿着线AA截取的截面图。

图9B为根据各个实施例的图1中的Fin-FET器件沿着线CC截取的截面图。

图10为根据各个实施例的干蚀刻装置的截面图。

具体实施方式

以下公开提供了用于实现所提供主题的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化所提供的主题。当然，这些仅仅是实例而不用于限制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可包括第一和第二部件被形成为直接接触的实施例，并且还可以包括在第一和第二部件之间形成附加部件以使第一和第二部件不直接接触的实施例。再者，本公开可在各个示例中重复参考标号和/或字符。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。

而且，为便于说明，诸如“在···之下”、“下面”、“下部的”、“在···之上”、“上部”等空间关系术语可在此用以描述附图中所示的一个元件或 特征与另一个元件或特征的关系。除了图中所示的定向之外，空间相对术语旨在包括处于使用或操作状态的器件的不同定向。装置可以以其他方式定向(旋转90度或者在其他方位上)，并且在此使用的空间相对描述符可类似进行相应的解释。

Fin-FET器件具有位于半导体衬底中的鳍和定位在该鳍的顶部上的栅极，其中，半导体衬底(例如，晶圆)包括中心区域和围绕该中心区域的外围区域。通常，在中心区域处形成的栅极包括凹口部件，但在外围区域处形成的栅极将保持基脚(footing)部件。该基脚部件将通过在该鳍中容易地制造的外延结构而穿孔，且Fin-FET器件的性能明显降低。因此，需要提供一种在中心区域处和外围区域处制造凹口栅极的方法。

参照图1，图1为根据本发明的各个实施例的Fin-FET器件。鳍式场效应晶体管(Fin-FET)器件100包括衬底110，衬底110包括中心区域120和外围区域130。在实施例中，衬底110为晶圆，且外围区域130围绕中心区域120。多个鳍122、132和134在衬底110中进行制造，且隔离结构140将相邻鳍分隔开。鳍122位于中心区域120处，且鳍132和134位于外围区域130处。此外，栅极氧化物150覆盖隔离结构140以及鳍122、132和134的侧壁。

中心区域120处的栅极160包括位于鳍122上的第一部分161和覆盖鳍122的侧壁的第二部分162，其中，栅极160的第二部分162包括凹口部件163。此外，外围区域130处的栅极170包括位于鳍132和134上的第一部分171以及覆盖鳍132和134的侧壁的第二部分172，其中，栅极170的第二部分172还包括凹口部件173。此外，Fin-FET器件包括掩埋于鳍122、132和134中的多个外延结构180。

在实施例中，Fin-FET器件还包括分别设置在栅极160和170上的硬掩模190。

本发明提供了一种在外围区域130处制造凹口栅极的方法，且中心区域120处的栅极160仍包括凹口部件163。同时参照图2、图3A至图8A及图3B至图8B。图2为根据各个实施例制造Fin-FET器件的方法的流程图。图3A至图8A为处于中间制造阶段的图1中的Fin-FET器件沿着线 AA截取的截面图。图3B至图8B为处于中间制造阶段的图1中的Fin-FET器件沿着线BB截取的截面图。

方法200在操作210处开始，提供衬底110，且在衬底110中形成多个鳍122、132和134。同时参照图3A和图3B。衬底110包括中心区域120和外围区域130。在实施例中，衬底110为晶圆，且外围区域130围绕中心区域120。衬底110可为块状硅衬底。可选地，衬底110可包括：元素半导体，其包括晶体、多晶体和/或非晶结构形式的硅或锗；化合物半导体，其包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；任意其他合适的材料；和/或它们的组合。

在实施例中，衬底110为绝缘体上硅(SOI)衬底。SOI衬底采用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法进行制造，且示例性绝缘层可为埋氧层(BOX)。

鳍122在中心区域120处形成，而鳍132和134在外围区域130处形成。鳍122、132和134可采用包括光刻和蚀刻工艺的合适工艺进行制造。光刻工艺可包括在衬底110上面形成光刻胶层(未示出)、曝光光刻胶层以形成图案、执行曝光后烘烤工艺以及使图案显影来形成掩模元件。上述掩模元件用于保护衬底110的部分，同时通过蚀刻工艺在衬底110中形成沟槽，从而留下延伸鳍122、132和134。

在衬底110中形成鳍122、132和134的方法的多种其他实施例可以是合适的。在实施例中，源极和漏极区域可在鳍122、132和134的两个相对端形成。沟道区域位于源极区域和漏极区域之间，其中，源极和漏极区域可通过任意合适的方法形成，诸如通过选择性外延进行生长。

在操作220中，在衬底110中形成隔离结构140。如图4A和图4B中所示，隔离结构140将衬底110中的相邻鳍分隔开。例如，可采用反应性离子蚀刻(RIE)和/或其他合适的工艺形成沟槽。

隔离结构140可为单层或多层结构。该隔离结构140可由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构140可为浅沟槽隔离(STI)部件。在多个实施 例中，隔离结构140为STI部件并通过在衬底110中蚀刻沟槽、在沟槽中填充隔离材料并执行化学机械抛光(CMP)工艺而形成。用于制造该隔离结构140的其他技术是可能的。

参照操作230，在鳍上方沉积栅极材料层310。在图5A和图5B中，栅极材料层310覆盖鳍122、132和134的顶面和侧壁。此外，栅极材料层310还覆盖隔离结构140。栅极材料层310包括栅极氧化物层312、栅极层314和硬掩模层316。栅极氧化物层312为蚀刻停止层，其可以通过热氧化、CVD或溅射进行制造。用于制造栅极氧化物层312的其他技术是可能的。在一些实施例中，栅极氧化物层312可包括介电材料，其包括氧化铪、氮化钛、二氧化硅、氮化硅、氮氧化硅或它们的组合。

栅极层314由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、氮化硅或其他合适的材料形成。硬掩模层316由氮化硅、SiON、SiC、SiOC、旋涂玻璃(SOG)、低k膜、原硅酸四乙酯(TEOS)、等离子体增强CVD氧化物(PE-氧化物)、高深宽比工艺(HARP)形成的氧化物或它们的组合。在形成栅极材料层310之后，对栅极材料层310执行CMP工艺。

在多个实施例中，栅极材料层310为包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、氮化硅或其他合适的材料的栅极层314。

继续至操作240，采用蚀刻气体来蚀刻栅极材料层310以形成栅极160和170，且以在中心区域120处的流速与在外围区域140处的流速的比率在从0.33至3的范围内供给蚀刻气体。如图6A和图6B中所示，未蚀刻栅极氧化物层312，其保护鳍122、132和134。栅极160和170可采用包括光刻和蚀刻工艺的合适工艺进行制造。光刻工艺可包括在栅极材料层310上面形成光刻胶层(未示出)、曝光该光刻胶层以形成图案、执行曝光后烘烤工艺以及使该图案显影以形成掩模元件。该掩模元件用于保护经受蚀刻工艺的栅极材料层310的部分，从而留下栅极160和170。该蚀刻工艺为指代使用等离子体剥离的干蚀刻工艺，其使用诸如溴化氢或氧气的蚀刻气体。

在实施例中，硬掩模190分别保留在栅极160和170上。

由于CMP工艺可能不会形成均匀栅极材料层310，外围区域130处的 栅极材料层310的厚度大于中心区域120处的栅极材料层310的厚度。因此，外围区域130处形成的栅极170通常包括基脚部件，其意味着一些栅极材料将保留在栅极170的底部。在固定总流速并增加外围区域130处的蚀刻气体的流速的情况下，保留在栅极170的底部处的栅极材料可能受到蚀刻以形成凹口部件173。应当注意，总流速是固定的，增大外围区域130处的流速还降低中心区域120处的流速。但在中心区域120处形成的栅极160仍保持凹口部件163。更具体地，由本发明提供的比率将在外围区域130处形成凹口栅极170并同时在中心区域120处形成凹口栅极160。

请参照图6A以进一步阐明本发明。栅极材料层310被蚀刻以在中心区域120处形成栅极160。中心区域120处的栅极160包括位于鳍122之上的第一部分161和覆盖鳍122的侧壁的第二部分162，且第二部分162包括凹口部件163。凹口部件163由以下标准限定。栅极160的第二部分162具有位于第一部分161和第二部分162的边界处的第一宽度164，且第二宽度165位于栅极160的底部处。第二宽度165小于第一宽度164，这证明栅极材料未保留在栅极160的底部。

此外，第二部分162还包括位于第一宽度164和第二宽度165之间的第三宽度166，且第三宽度166小于第一宽度164和第二宽度165。第三宽度166为第一宽度164和第二宽度165之间的最窄宽度，这证明第二部分162包括从第一宽度164至第二宽度165的凹形轮廓。栅极160的第二部分162还包括从第二宽度165至第三宽度166的第一距离167。

请参照图6C，图6C为处于中间制造阶段的图1中的Fin-FET器件沿着线CC截取的截面图。当蚀刻栅极材料层310以在中心区域120处形成栅极160时，同时在外围区域130处形成栅极170。外围区域130处的栅极170包括位于鳍132之上的第一部分171和覆盖鳍132的侧壁的第二部分172，且第二部分172还包括凹口部件173。栅极170的第二部分172具有位于第一部分171和第二部分172的边界处的第一宽度174，且第二宽度175位于栅极170的底部处。第二宽度175小于第一宽度174，这证明栅极材料未保留在栅极170的底部。第三宽度176位于第一宽度174和第二宽度175之间，且第三宽度176小于第一宽度174和第二宽度175。可 以证明，外围区域130处的栅极170也包括从第一宽度174至第二宽度175的凹形轮廓。此外，栅极170的第二部分172还包括从第二宽度175至第三宽度176的第一距离177。

通过控制中心区域120处的蚀刻气体的流速与外围区域130处的蚀刻气体的流速的比率，中心区域120处的栅极160的第二部分162和外围区域130处的栅极170的第二部分172都包括凹口部件。流速的比率在从0.33至3的范围内。

在实施例中，流速的比率在从1至1.1的范围内，且在中心区域120中形成的栅极160和在外围区域130中形成的栅极170将包括类似的凹口部件。因此，中心区域120处的栅极160的第一距离167接近外围区域130处的栅极170的第一距离177。

在实施例中，栅极160和170位于致密区。栅极160的第一宽度164和栅极170的第一宽度174在从约16nm至约20nm的范围内，且两个相邻栅极之间的距离在从约80nm至约100nm的范围内。

在实施例中，栅极160和170位于隔离(iso)区域。栅极160的第一宽度164和栅极170的第一宽度174在从约20nm至约240nm的范围内，且两个相邻栅极之间的距离在从约300nm至约400nm的范围内。

在实施例中，在栅极160和170的两侧上形成间隔件。例如，可沉积并随后蚀刻介电材料(未示出)以在栅极160和170的两个相对侧上形成间隔件。间隔件可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或其他合适的材料制成。侧壁间隔件的典型形成方法包括在栅极160和170及鳍122、132和134上方沉积介电材料并随后各向异性地回蚀刻该介电材料。该回蚀刻工艺可包括多步蚀刻以获取蚀刻选择性、灵活性和期望的过蚀刻控制。

在实施例中，栅极160和170随后将被去除，且然后可沉积导电材料以形成金属栅极。金属栅极由铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料或它们的组合形成。

继续至操作250，使鳍122、132和134凹进以形成孔710。如图7A和图7B中所示，凹进工艺蚀刻鳍122、132和134以形成多个孔710。同 时，蚀刻鳍122、132和134上的栅极氧化物层312以形成栅极氧化物150。凹进工艺可包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。该凹进工艺还可包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO₃/CH₃COOH溶液或其他合适的溶液。该干蚀刻和湿蚀刻工艺具有可被调整的蚀刻参数，诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和其他合适的参数。例如，湿蚀刻溶液可包括NH₄OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏压等离子体蚀刻工艺。其他干蚀刻气体包括CF₄、NF₃、SF₆和He。也可使用诸如DRIE(深反应性离子蚀刻)的机制各向异性地实施干蚀刻。

参照操作260，在孔710中形成外延结构180。外延结构180通过外延生长半导体材料而形成，该半导体材料包括：单元素半导体材料，诸如锗(Ge)或硅(Si)；或化合物半导体材料，诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)；或半导体合金，诸如硅锗(SiGe)、磷砷化镓(GaAsP)。在实施例中，外延结构180可通过CVD沉积技术而形成，CVD沉积技术例如汽相外延(VPE)和/或超高真空CVD(UHV-CVD)、分子束外延和/或其他合适的工艺。

在实施例中，外延结构180由SiGe形成。

如图8A和图8B中所示，外延结构180包括具有角182的金刚石形。当角182接触或刺穿栅极160时，外延结构180和栅极160之间的故障连接将使得Fin-FET器件100变形。相对地，栅极160的凹口部件163扩大栅极160与外延结构180之间的邻近距离810。因此，可能减小栅极160和外延结构180之间的故障连接的可能性。当第三宽度166和角182位于同一条线上时，邻近距离810具有最大值。在实施例中，邻近距离810在从约0.5nm至约10nm的范围内。

参照图8C，图8C为图1中的Fin-FET器件沿着线CC截取的截面图。类似地，外围区域130处的栅极170还包括角182和第三宽度176之间的邻近距离820。当第三宽度176和角182位于同一条线上时，邻近距离820 具有最大值。在实施例中，邻近距离820在从约0.5nm至约10nm的范围内。

但是不同外延结构包括不同形状，且角的位置还随着外延结构的形状改变。为确保邻近距离的最大值，本发明提供了一种控制第三宽度166和176的方法，其确保外延结构的角与第三宽度166和176对准。

通过以中心区域120处的流速与外围区域130处的流速的比率在从0.33至3的范围内供给蚀刻气体，由蚀刻的栅极材料层310以预定形状形成栅极160和170，其中，该预定形状由外延结构的形状确定。此外，从第二宽度至第三宽度的第一距离由该比率确定。

参照图9A和图9B，图9A为图1中的Fin-FET器件沿着线AA截取的截面图，且图9B为图1中的Fin-FET器件沿着线CC截取的截面图。在图9B中，外围结构930的角932的位置在外围区域130处非常低。预定形状具有设置在鳍132之上的第一部分171和覆盖鳍132的侧壁的第二部分172。第二部分172包括位于第一部分171和第二部分172的边界处的第一宽度174、以及位于栅极170的底部处的第二宽度175。预定形状还具有位于第一宽度174和第二宽度175之间的第三宽度176，其中，第三宽度176小于第一宽度174和第二宽度175。在实施例中，第二宽度175小于第一宽度174。

通过增大外围区域130处的蚀刻气体的流速，蚀刻靠近栅极170的底部的更多栅极材料。因此，第三宽度176将向下移动并更接近第二宽度175，且从第二宽度175至第三宽度176的第一距离177得以减小。第三宽度176可能向下移动以与外延结构930的角932对准，且栅极170和外延结构930之间的邻近距离940将具有最大值。

在图9A中，外延结构910的角912的位置在中心区域120处非常高。该预定形状具有设置在鳍122之上的第一部分161和覆盖鳍122的侧壁的第二部分162。第二部分162包括位于第一部分161和第二部分162的边界处的第一宽度164以及位于栅极160的底部处的第二宽度165。该预定形状还具有位于第一宽度164和第二宽度165之间的第三宽度166，其中，第三宽度166小于第一宽度164和第二宽度165。在实施例中，第二宽度 165小于第一宽度164。

通过减小中心区域120处的蚀刻气体的流速，更多的栅极材料将保留在栅极160的底部。因此，第三宽度166将向上移动并更接近第一宽度164，且从第二宽度165至第三宽度166的第一距离167得以增大。第三宽度166向上移动以与外延结构910的角912对准，且栅极160与外延结构910之间的邻近距离920将具有最大值。应当注意，流速的比率在从0.3至3的范围内以确保中心区域120处的栅极160和外围区域130处的栅极170仍包括凹口部件。

在实施例中，总流速未固定。中心区域120处的流速和外围区域130处的流速被同时增大或减小以控制第三宽度166和176的位置。因此，在中心区域120处从第三宽度166至第二宽度165的第一距离167以及在外围区域130处从第三宽度176至第二宽度175的第一距离177可同时增大或减小。

图10为本发明的各个实施例中的干蚀刻装置1000的截面图。干蚀刻装置1000包括配置成固定图5A和图5B中所示的衬底110的真空室1100。在实施例中，真空室110中的工作台1120配置成固定衬底110。

同时参照图5A和图5B，衬底110包括中心区域120和外围区域130，其中，外围区域130围绕中心区域120。多个鳍122、132和134在衬底110中形成，且栅极材料层310覆盖鳍122、132和134。气体供给器件1200将蚀刻气体供给到真空室1100中，且排气单元1300从真空室1100排出蚀刻气体。因此，可以调节真空室1100的压力。在实施例中，该蚀刻气体为溴化氢或氧气。

干蚀刻装置1100还包括控制器件1400，其配置成控制中心区域120处的蚀刻气体的流速和外围区域130处的蚀刻气体的流速。该蚀刻气体以中心区域120处的流速与外围区域130处的流速的比率在从0.33至3的范围内供给。控制器件1400将由气体供给器件1200供给的蚀刻气体分配至衬底110的外围区域130和中心区域120，且中心区域120处的流速与外围区域130处的流速的比率在从0.33至3的范围内以确保在中心区域120处形成的栅极和在外围区域130处形成的栅极都包括凹口部件。

此外，天线1500位于真空室1100的侧壁处。等离子体产生器件1600连接至天线1500以由蚀刻气体产生等离子体，其中，等离子体产生器件1600为高频电源。用于等离子体产生的高频电源的频率为从13.56MHz至60MHz。此外，用于等离子体产生的等离子体产生器件1600还可以以脉冲方法进行驱动。

由蚀刻气体产生的等离子体将蚀刻栅极材料层310，并且在中心区域120和外围区域130处形成栅极。通过控制以中心区域120处的流速与外围区域130处的流速的比率供给的蚀刻气体，在中心区域120处形成的栅极和在外围区域130处形成的栅极都包括凹口部件。该流速的比率在从0.33至3的范围内。在实施例中，该流速的比率在从1至1.1的范围内，且在中心区域120中形成的栅极和在外围区域130中形成的栅极将包括类似的凹口部件。

同时，该干蚀刻装置1100包括连接至工作台1120的4MHz的射频(RF)偏压电源1700，其意在将离子从等离子体吸入到衬底110中以控制离子能量。

上面所讨论的本发明的实施例具有优于现有装置和工艺的优势，且在下面总结该优势。通过控制以中心区域处的流速与外围区域处的流速的比率在从0.33至3的范围内供给蚀刻气体，在中心区域处形成的栅极和在外围区域处形成的栅极都包括凹口部件。该凹口部件扩大栅极与外延结构之间的邻近距离，并因此该栅极将不被外延结构穿孔。

同时，通过流速的比率确定最窄宽度的位置。最窄宽度可与具有不同形状的外延结构对准，并因此确保邻近距离具有最大值。总结以上几点，Fin-FET器件的栅极都包括凹口部件，其中，该凹口部件匹配外延结构的形状以扩大邻近距离。因此，Fin-FET器件的性能变得更为稳定。

根据一些实施例，本发明公开了一种用于制造Fin-FET器件的方法。该方法包括在衬底中形成多个鳍，其中，该衬底包括中心区域和围绕该中心区域的外围区域。栅极材料层沉积在鳍上方，且栅极材料层由蚀刻气体进行蚀刻以形成栅极。以中心区域处的流速与外围区域处的流速的比率在从0.33至3的范围内供给蚀刻气体。

根据各个实施例，本发明公开了一种制造Fin-FET器件的方法。该方法包括在衬底中形成多个鳍，其中，该衬底包括中心区域和围绕该中心区域的外围区域。栅极材料层沉积在鳍上方，且栅极材料层以蚀刻气体进行蚀刻。通过以中心区域处的流速与外围区域处的流速的比率在从0.33至3的范围内供给蚀刻气体，以预定形状由蚀刻的栅极材料层形成栅极。该预定形状具有设置在鳍之上的第一部分和覆盖鳍的侧壁的第二部分。第二部分包括位于第一部分和第二部分的边界处的第一宽度，且第二宽度位于栅极的底部处。第二部分还包括位于第一宽度和第二宽度之间的第三宽度，且第三宽度小于第一宽度和第二宽度。由该比率确定从第二宽度至第三宽度的第一距离。

根据各个实施例，本发明公开了一种干蚀刻装置。该干蚀刻装置包括配置成固定衬底的真空室，其中，该衬底包括中心区域和围绕该中心区域的外围区域。该衬底具有多个鳍和位于鳍上方的栅极材料层。气体供给器件配置成将蚀刻气体供给到真空室内，且控制器件配置成控制蚀刻气体以中心区域处的流速与外围区域处的流速的比率在从0.33至3的范围内供给。等离子体产生器件配置成由蚀刻气体产生等离子体，其中，栅极材料层由等离子体蚀刻以形成栅极。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。