沟槽型VDMOS制造方法与流程

本发明实施例涉及半导体器件制造技术领域，尤其涉及一种沟槽型VDMOS制造方法。

背景技术：

沟槽型垂直双扩散金属氧化物半导体晶体管(简称：沟槽型VDMOS)是通过源离子和体离子注入后形成纵向扩散距离差形成沟道，并广泛应用于开关电源和同步整流领域。相比平面型VDMOS，沟槽型VDMOS由于消除了JFET区，所以其内阻非常小。但是由于沟槽型VDMOS中沟槽底部的拐角处曲率半径小，使沟槽型VDMOS的击穿电压较低。

现有技术中，为了提高沟槽型VDMOS的击穿电压，主要采取在金属接触孔的区域注入P型离子的方法。如图1所示，在金属接触孔的区域注入P型离子后，P型离子注入区15分担了部分第二沟槽7底部的场强，使第二沟槽7底部的场强减弱，进而提高了击穿电压。其中，P型离子注入区15的底部越接近第二沟槽7底部，分担的场强越多。最佳情况下，如图2所示，P型离子注入区15的底部与第二沟槽7的底部在同一水平面时，第二沟槽7的底部的场强最弱，击穿电压达到最高。

但该种在金属接触孔的区域注入P型离子提高击穿电压的方法，在P型离子注入区15的底部推向第二沟槽7的底部的深度的同时，P型离子注入区15也在横向扩散，从而改变了沟道区的离子浓度，使VDMOS的阈值电压发生变化，进而使沟槽型VDMOS不能正常工作。

为了防止这种情况的发生，如图3所示，将两个第二沟槽7的间距拉大，但这使沟槽型VDMOS元胞密度降低，减弱了沟槽型VDMOS的驱动能力。

技术实现要素：

本发明实施例提供一种沟槽型VDMOS制造方法，有效提高了沟槽型VDMOS的击穿电压，同时使P型离子区不再横向扩散，保证了沟槽型VDMOS的阈值电压不变，使沉积多晶硅层的沟槽之间的间距不变，进而维持了元胞密度，保证了沟槽型VDMOS的驱动能力。

本发明实施例提供一种沟槽型VDMOS制造方法，包括：

在所述N型外延层上沉积硬掩膜层；

对所述硬掩膜层中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区；

对所述第一沟槽窗口区的下侧区域进行刻蚀，在所述N型外延层中形成第一沟槽；

在所述硬掩膜层上表面，所述第一沟槽窗口区及所述第一沟槽中生长P型外延；

采用化学机械抛光工艺去除所述硬掩膜层上表面的P型外延，所述硬掩膜层及所述第一沟槽窗口区中的P型外延，以使所述第一沟槽中形成P型离子区；

在所述N型外延层中P型离子区两侧的部分区域分别形成第二沟槽；

在所述N型外延层的上表面及所述第二沟槽内表面形成栅氧化层；

在所述第二沟槽中的栅氧化层上沉积多晶硅层；

形成所述沟槽型VDMOS的体区，源区，介电层及金属层。

进一步地，如上所述的方法，所述在所述N型外延层中P型离子区两侧的部分区域分别形成第二沟槽具体包括：

在所述N型外延层上沉积硬掩膜层；

对所述硬掩膜层中的所述P型离子区两侧的部分区域进行光刻、刻蚀，形成第二沟槽窗口区；

对所述第二沟槽窗口区的下侧区域进行刻蚀，在所述N型外延层中形成第二沟槽。

进一步地，如上所述的方法，所述第一沟槽与所述第二沟槽的深度相同。

进一步地，如上所述的方法，所述在所述N型外延层中形成第二沟槽后，还包括：

对所述第二沟槽的底角进行圆滑处理；

去除所述硬掩膜层。

进一步地，如上所述的方法，所述P型离子区中的P型外延的掺杂离子为硼离子，所述P型外延的掺杂浓度为1E19-1E20原子数/立方厘米。

进一步地，如上所述的方法，所述在所述第二沟槽中的栅氧化层上沉积多晶硅层之后，还包括：

对所述多晶硅层进行回刻处理，以使所述多晶硅层的上表面、所述P型离子区的上表面与所述N型外延层的上表面在同一平面上。

进一步地，如上所述的方法，所述多晶硅层的厚度为6000-12000埃，所述栅氧化层的厚度为400-1000埃。

本发明实施例提供一种沟槽型VDMOS制造方法，通过在N型外延层上沉积硬掩膜层；对硬掩膜层中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区；对第一沟槽窗口区的下侧区域进行刻蚀，在N型外延层中形成第一沟槽；在硬掩膜层上表面，第一沟槽窗口区及第一沟槽中生长P型外延；采用化学机械抛光工艺去除硬掩膜层上表面的P型外延，硬掩膜层及第一沟槽窗口区中的P型外延，以使第一沟槽中形成P型离子区；在N型外延层中P型离子区两侧的部分区域分别形成第二沟槽；在N型外延层的上表面及第二沟槽内表面形成栅氧化层；在第二沟槽中的栅氧化层上沉积多晶硅层；形成沟槽型VDMOS的体区，源区，介电层及金属层。有效提高了沟槽型VDMOS的击穿电压，同时使P型离子区不再横向扩散，保证了沟槽型VDMOS的阈值电压不变，使沉积多晶硅层的沟槽之间的间距不变，进而维持了元胞密度，保证了沟槽型VDMOS的驱动能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中沟槽型VDMOS的第一结构示意图；

图2为现有技术中沟槽型VDMOS的第二结构示意图；

图3为现有技术中沟槽型VDMOS的第三结构示意图；

图4为本发明沟槽型VDMOS制造方法实施例一的流程图；

图5为本发明实施例一提供的沟槽型VDMOS制造方法中在N型外延层上沉积硬掩膜层后的结构示意图；

图6为本发明实施例一提供的沟槽型VDMOS制造方法中对硬掩膜层中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区后的结构示意图；

图7为本发明实施例一提供的沟槽型VDMOS制造方法中对第一沟槽窗口区的下侧区域进行刻蚀，在N型外延层中形成第一沟槽后的结构示意图；

图8为本发明实施例一提供的沟槽型VDMOS制造方法中在硬掩膜层上表面，第一沟槽窗口区及第一沟槽中生长P型外延后的结构示意图；

图9为本发明实施例一提供的沟槽型VDMOS制造方法中采用化学机械抛光工艺去除硬掩膜层上表面的P型外延，硬掩膜层及第一沟槽窗口区中的P型外延，以使第一沟槽中形成P型离子区后的结构示意图；

图10为本发明实施例一提供的沟槽型VDMOS制造方法中在N型外延层中P型离子区两侧的部分区域分别形成第二沟槽后的结构示意图；

图11为本发明实施例一提供的沟槽型VDMOS制造方法中在N型外延层的上表面及第二沟槽内表面形成栅氧化层后的结构示意图；

图12为本发明实施例一提供的沟槽型VDMOS制造方法中在第二沟槽中的栅氧化层上沉积多晶硅层后的结构示意图；

图13为本发明实施例一提供的沟槽型VDMOS制造方法中形成沟槽型VDMOS的体区，源区，介电层及金属层的流程图；

图14为本发明实施例一提供的沟槽型VDMOS制造方法中在沟槽型VDMOS的N型外延层中形成体区后的结构示意图；

图15为本发明实施例一提供的沟槽型VDMOS制造方法中在体区中第二沟槽的两侧区域形成源区后的结构示意图；

图16为本发明实施例一提供的沟槽型VDMOS制造方法中在源区的上方的栅氧化层上沉积介电层并去除栅氧化层后的结构示意图；

图17为本发明实施例一提供的沟槽型VDMOS制造方法中沉积沟槽型VDMOS的金属层后的结构示意图；

图18为本发明沟槽型VDMOS制造方法实施例二的第一流程图；

图19为本发明沟槽型VDMOS制造方法实施例二的第二流程图。

附图标记：

1-N型衬底 2-N型外延层 3-硬掩膜层

4-第一沟槽窗口区 5-第一沟槽 6-P型外延

7-第二沟槽 8-栅氧化层 9-多晶硅层

10-体区 11-源区 12-介电层

13-正面金属层 14-背面金属层 15-P型离子注入区

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

图4为本发明沟槽型VDMOS制造方法实施例一的流程图，如图4所示，本实施例提供的沟槽型VDMOS制造方法包括：

步骤101，在N型外延层2上沉积硬掩膜层3。

本实施例中，N型外延层2生长于N型衬底1上。其中，N型衬底1为重掺杂N型衬底，N型外延层2为轻掺杂N型外延层。具体的N型衬底1的掺杂浓度以及N型外延层2的掺杂浓度与现有技术中的掺杂浓度相同，在此不再一一赘述。

本实施例中，N型外延层2上沉积的硬掩膜层3可以为二氧化硅层。沉积的工艺可以为低压化学气相沉积。沉积的硬掩膜层的厚度可以为4000-7000埃。其中，图5为本发明实施例一提供的沟槽型VDMOS制造方法中在N型外延层上沉积硬掩膜层后的结构示意图。

步骤102，对硬掩膜层3中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区4。

本实施例中，采用光刻、刻蚀工艺，刻蚀掉中间区域的硬掩膜层3，形成了第一沟槽窗口区4。其中第一沟槽5为用于形成P型离子区的沟槽。 第一沟槽窗口区4为用于进行刻蚀后形成的第一沟槽的窗口区。图6为本发明实施例一提供的沟槽型VDMOS制造方法中对硬掩膜层中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区后的结构示意图，如图6所示，第一沟槽窗口区4的截面为矩形。

可选地，本实施例中刻蚀工艺可采用干法刻蚀工艺。

步骤103，对第一沟槽窗口区4的下侧区域进行刻蚀，在N型外延层中形成第一沟槽5。

本实施例中，可采用干法刻蚀工艺，对第一沟槽窗口区4下侧区域进行刻蚀，在N型外延层2中形成第一沟槽5。其中，第一沟槽5的截面形状为矩形，第一沟槽4的深度小于N型外延层2的厚度。其中，图7为本发明实施例一提供的沟槽型VDMOS制造方法中对第一沟槽窗口区的下侧区域进行刻蚀，在N型外延层中形成第一沟槽后的结构示意图。如图7所示，第一沟槽5位于第一沟槽窗口区4的正下方，第一沟槽5的侧面与第一沟槽窗口区4的侧面位于同一平面上。

步骤104，在硬掩膜层3上表面，第一沟槽窗口区4及第一沟槽5中生长P型外延6。

本实施例中，采用外延生长工艺在硬掩膜层3上表面，第一沟槽窗口区4及第一沟槽5中生长P型外延6。其中，P型外延6中的掺杂离子可以为硼离子。其中，图8为本发明实施例一提供的沟槽型VDMOS制造方法中在硬掩膜层上表面，第一沟槽窗口区及第一沟槽中生长P型外延后的结构示意图，如图8所示，本实施例中，P型外延6填充了第一沟槽窗口区4和第一沟槽5。

步骤105，采用化学机械抛光工艺去除硬掩膜层3上表面的P型外延6，硬掩膜层3及第一沟槽窗口区4中的P型外延6，以使第一沟槽5中形成P型离子区。

本实施例中，化学机械抛光工艺(Chemical Mechanical Polishing，简称CMP)是通过化学和机械力获得平滑表面的加工过程，本实施例中，采用化学抛光工艺去除硬掩膜层3上表面的P型外延6，硬掩膜层3及第一沟槽窗口区4中的P型外延6，以使第一沟槽5中形成P型离子区，大大提高了抛光精度和抛光速度，提高了抛光的质量，降低了生产成本。

本实施例中，第一沟槽5和P型外延6构成了P型离子区。其中，图9 为本发明实施例一提供的沟槽型VDMOS制造方法中采用化学机械抛光工艺去除硬掩膜层上表面的P型外延，硬掩膜层及第一沟槽窗口区中的P型外延，以使第一沟槽中形成P型离子区后的结构示意图。

步骤106，在N型外延层2中P型离子区两侧的部分区域分别形成第二沟槽7。

本实施例中，在N型外延层2中P型离子区两侧的部分区域分别形成第二沟槽7时所采用的工艺可以为光刻、刻蚀工艺，也可以为其他工艺，本实施例对此不做限定。

本实施例中，第二沟槽7为用于沉淀多晶硅层的沟槽。其中，图10为本发明实施例一提供的沟槽型VDMOS制造方法中在N型外延层中P型离子区两侧的部分区域分别形成第二沟槽后的结构示意图，如图10所示，第二沟槽7的截面形状为矩形，第二沟槽7的深度小于N型外延层2的厚度。P型离子区分别与第二沟槽7之间具有间距。

步骤107，在N型外延层2的上表面及第二沟槽7内表面形成栅氧化层8。

本实施例中，N型外延层2的上表面为除去第二沟槽7的N型外延层2的上表面。本实施例中的栅氧化层8的厚度可以为400-1000埃。其中，图11为本发明实施例一提供的沟槽型VDMOS制造方法中在N型外延层的上表面及第二沟槽内表面形成栅氧化层后的结构示意图。

步骤108，在第二沟槽7中的栅氧化层8上沉积多晶硅层9。

本实施例中，在第二沟槽7中的栅氧化层8上沉积的多晶硅层9的厚度为6000～12000埃。其中，图12为本发明实施例一提供的沟槽型VDMOS制造方法中在第二沟槽中的栅氧化层上沉积多晶硅层后的结构示意图。

步骤109，形成沟槽型VDMOS的体区10，源区11，介电层12及金属层。

其中，金属层包括正面金属层13和背面金属层14。

本实施例中，图13为本发明实施例一提供的沟槽型VDMOS制造方法中形成沟槽型VDMOS的体区，源区，介电层及金属层的流程图，如图13所示，步骤109具体可分为以下四个步骤执行。

步骤109a，在沟槽型VDMOS的N型外延层2中形成体区10。

具体地，在形成沟槽型VDMOS的体区10时，采用P型离子注入工艺，形成体区10，其中注入的P型离子可以为硼离子，剂量可以为1.0E13-1.0E15 个/平方厘米，能量可以为60-120KEV，然后进行高温驱入，温度可以为900-1150度，驱入时间可以为40～100分钟。

本实施例中，图14为本发明实施例一提供的沟槽型VDMOS制造方法中在沟槽型VDMOS的N型外延层中形成体区后的结构示意图，如图14所示，沟槽型VDMOS的体区10在N型外延层2中形成，体区10的厚度小于N型外延层2的厚度。

步骤109b，在体区10中第二沟槽7的两侧区域形成源区11。

本实施例中，通过光刻工艺定义出源区11的区域，并采用离子注入工艺，注入N型离子。其中注入的N型离子可以为砷或磷。注入的剂量可以为1.0E15-1.0E16个/平方厘米，能量可以为50-120KEV。然后进行离子激活，离子激活的温度可以为800～1000度，离子激活的时间可以为20-60分钟。

本实施例中，图15为本发明实施例一提供的沟槽型VDMOS制造方法中在体区中第二沟槽的两侧区域形成源区后的结构示意图。如图15所示，源区11形成在体区10中第二沟槽7的两侧区域。

步骤109c，在源区11的上方的栅氧化层8上沉积介电层12。

本实施例中，介电层12可以为二氧化硅层或者掺杂硼和磷的二氧化硅层。

本实施例中，图16为本发明实施例一提供的沟槽型VDMOS制造方法中在源区的上方的栅氧化层上沉积介电层并去除栅氧化层后的结构示意图。如图16所示，在源区11的上方的栅氧化层8上沉积介电层12后，进行孔层光刻和刻蚀工艺，具体的孔层光刻和刻蚀工艺为现有技术，在此不再一一赘述。

步骤109d，沉积沟槽型VDMOS的金属层。

本实施例中，金属层包括：正面金属层13和背面金属层14。其中，正面金属层13可以为铝硅铜合金，形成源极金属层，厚度可以为2-4微米，背面金属层14可以为钛镍银复合层，形成漏极金属层。其中，图17为本发明实施例一提供的沟槽型VDMOS制造方法中沉积沟槽型VDMOS的金属层后的结构示意图。

本实施例提供的沟槽型VDMOS制造方法，通过在N型外延层上沉积硬掩膜层；对硬掩膜层中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区； 对第一沟槽窗口区的下侧区域进行刻蚀，在N型外延层中形成第一沟槽；在硬掩膜层上表面，第一沟槽窗口区及第一沟槽中生长P型外延；采用化学机械抛光工艺去除硬掩膜层上表面的P型外延，硬掩膜层及第一沟槽窗口区中的P型外延，以使第一沟槽中形成P型离子区；在N型外延层中P型离子区两侧的部分区域分别形成第二沟槽；在N型外延层的上表面及第二沟槽内表面形成栅氧化层；在第二沟槽中的栅氧化层上沉积多晶硅层；形成沟槽型VDMOS的体区，源区，介电层及金属层。有效提高了沟槽型VDMOS的击穿电压，同时由于采用了化学机械抛光工艺去除硬掩膜层上表面的P型外延，硬掩膜层及第一沟槽窗口区中的P型外延，以使第一沟槽中形成P型离子区，使P型离子区不再横向扩散，保证了沟槽型VDMOS的阈值电压不变，并且保持第一沟槽和第二沟槽之间的间距，使沉积多晶硅层的沟槽之间的间距不变，进而维持了元胞密度，保证了沟槽型VDMOS的驱动能力。

实施例二

图18为本发明沟槽型VDMOS制造方法实施例二的第一流程图，如图18所示，本实施例提供的沟槽型VDMOS制造方法包括：

步骤201，在N型外延层2上沉积硬掩膜层3。

步骤202，对硬掩膜层3中的中间区域进行光刻、刻蚀，形成第一沟槽窗口区4。

步骤203，对第一沟槽窗口区4的下侧区域进行刻蚀，在N型外延层中形成第一沟槽5。

步骤204，在硬掩膜层3上表面，第一沟槽窗口区4及第一沟槽5中生长P型外延6。

步骤205，采用化学机械抛光工艺去除硬掩膜层3上表面的P型外延6，硬掩膜层3及第一沟槽窗口区4中的P型外延6，以使第一沟槽5中形成P型离子区。

优选地，本实施例中的P型离子区中的P型外延6的掺杂离子为硼离子，P型外延的掺杂浓度为1E19-1E20原子数/立方厘米。

本实施例中，步骤201-步骤205与本发明步骤101-步骤105相同，在此不再一一赘述。

步骤206，在N型外延层2中P型离子区两侧的部分区域分别形成第二沟 槽7。

进一步地，本实施例中的步骤206可以分为以下三个步骤执行。图19为本发明沟槽型VDMOS制造方法实施例二的第二流程图，如图19所示，步骤206包括：

步骤206a，在N型外延层2上沉积硬掩膜层3。

本实施例中，步骤206a与步骤201的工艺相同，在此不再一一赘述。

步骤206b，对硬掩膜层3中的P型离子区两侧的部分区域进行光刻、刻蚀，形成第二沟槽窗口区。

本实施例中，采用光刻、刻蚀工艺，刻蚀掉硬掩膜层3中位于P型离子区两侧的部分区域的硬掩膜层3，形成了第二沟槽窗口区。其中第二沟槽7为用于沉积多晶硅层的沟槽，第二沟槽窗口区为用于进行刻蚀后形成的第二沟槽的窗口区。

可选地，本实施例中刻蚀工艺可采用干法刻蚀工艺。

本实施例中，第二沟槽7位于第二沟槽窗口区的正下方，第二沟槽7的侧面与第二沟槽窗口区的侧面位于同一平面上。

步骤206c，对第二沟槽窗口区的下侧区域进行刻蚀，在N型外延层中2中形成第二沟槽7。

本实施例中，可采用干法刻蚀工艺，对第二沟槽窗口区的下侧区域进行刻蚀，在N型外延层中2中形成第二沟槽7。其中，第二沟槽7的截面形状为矩形，第二沟槽7的深度小于N型外延层2的厚度。

优选地，本实施例中，第一沟槽5与第二沟槽7的深度相同。

本实施例中，在形成P型离子区后，P型离子区可以分担第二沟槽7底部的场强，从而提高击穿电压，第一沟槽5的底部越接近第二沟槽7的底部，分担的场强越多，当第一沟槽5与第二沟槽7的深度相同，即第一沟槽的底部与第二沟槽的底部位于同一水平面时，第二沟槽底部的场强最弱，击穿电压达到最高。

步骤207，对第二沟槽7的底角进行圆滑处理。

本实施例中，由于第二沟槽7的底角为直角，曲率半径小，致使击穿电压较低，所以对第二沟槽7的底角进行圆滑处理后，使第二沟槽7的底角的曲率增大，进一步提高了该沟槽型VDMOS的击穿电压。

本实施例中，在对第二沟槽7的底角进行圆滑处理后，采用现有技术中的方法去除硬掩膜层3。

步骤208，在N型外延层2的上表面及第二沟槽7内表面形成栅氧化层8。

步骤209，在第二沟槽7中的栅氧化层8上沉积多晶硅层9。

本实施例中，步骤208-步骤209与本发明沟槽型VDMOS制造方法实施例一中的步骤107-步骤108相同，在此不再一一赘述。

步骤210，对多晶硅层9进行回刻处理。

本实施例中，对多晶硅层9进行回刻处理后，使多晶硅层9的上表面、P型离子区的上表面与N型外延层2的上表面在同一平面上。

步骤211，形成沟槽型VDMOS的体区10，源区11，介电层12及金属层。

本实施例中，步骤211与本发明沟槽型VDMOS制造方法实施例一中的步骤109相同，在此不再一一赘述。

本实施例中提供的沟槽型VDMOS制造方法，第一沟槽的深度与第二沟槽的深度相同，并且对第二沟槽的底角进行圆滑处理，能进一步提高沟槽型VDMOS的击穿电压。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。