触点环绕结构的制作方法
相关申请的交叉引用
本申请依据35u.s.c.§119(e)要求于2014年11月24日以jeffreyjunhaoxu等人的名义提交的题为“contactwraparoundstructure(触点环绕结构)”的美国临时专利申请号62/083,714的权益，其公开内容通过援引全部明确纳入于此。
背景
领域
本公开的诸方面涉及半导体器件，并且尤其涉及触点环绕结构。
背景
随着集成电路(ic)技术的进步，器件的几何形状减小。减小器件之间的几何形状和“间距”(间隔)可使得器件在正确的操作方面相互干扰。
基于鳍的器件是半导体基板的表面上的三维结构。基于鳍的晶体管(其可以是基于鳍的金属氧化物半导体场效应晶体管(mosfet))可被称为finfet。纳米导线场效应晶体管(fet)也是半导体基板的表面上的三维结构。纳米导线fet包括纳米导线的掺杂部分，该掺杂部分接触沟道区并且用作该器件的源极和漏极区。纳米导线fet也是mosfet器件的示例。
mosfet器件的性能可受到包括沟道长度、应变和外部电阻在内的众多因素影响。对外部电阻作出贡献的一个重要因素是源极/漏极区与导电层之间的接触电阻。接触电阻是先进技术节点(其中器件之间的几何形状和“间距”(间隔)大为减小)的器件性能和缩放的限制器。
概览
半导体器件包括栅极堆叠。半导体器件还包括环绕触点，该环绕触点安排成围绕以及接触半导体器件的紧邻栅极堆叠的经重新生长的源极/漏极区的基本上所有表面区域。
一种用于制造包括触点环绕结构的半导体器件的方法，包括：将半导体器件的源极/漏极区进行重新生长。该方法还包括用栅极堆叠来替代半导体器件的虚设栅极。该方法可进一步包括制造环绕触点，该环绕触点安排成围绕以及接触半导体器件的紧邻栅极堆叠的经重新生长的源极/漏极区的基本上所有表面区域。
半导体器件包括栅极堆叠。半导体器件还包括用于接触半导体器件的紧邻栅极堆叠的经重新生长的源极/漏极区的基本上所有表面区域的装置。
这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简述
为了更全面地理解本公开的一方面，现在结合附图参阅以下描述。
图1解说了本公开的一方面中的半导体晶片的立体视图。
图2解说了根据本公开的一方面的管芯的横截面视图。
图3解说了本公开的一方面中的金属氧化物半导体场效应晶体管(mosfet)器件的横截面视图。
图4解说了根据本公开的一方面的鳍式场效应晶体管(finfet)。
图5a和5b解说了包括常规触点结构的基于鳍的结构的横截面视图。
图6解说了根据本公开的一方面的包括环绕触点的基于鳍的结构的横截面视图。
图7a和7b解说了根据本公开的一方面的包括mis触点或直接触点的互补金属氧化物半导体(cmos)器件的横截面视图。
图8解说了根据本公开的一方面的包括触点环绕结构的基于鳍的器件的横截面视图。
图9a-9l是解说本公开的一方面中的形成包括环绕触点的基于鳍的器件的横截面视图。
图10a-10l是解说根据本公开的诸方面的形成包括环绕触点的基于栅极全包围(gate-all-around，gaa)纳米导线的器件的横截面视图。
图11a和11b解说了根据本公开的诸方面的用于制造包括触点环绕结构的半导体器件的方法。
图12是示出其中可有利地采用本公开的诸方面的示例性无线通信系统的框图。
图13是解说根据一种配置的用于基于鳍的结构的电路、布局、以及逻辑设计的设计工作站的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文中所述的，术语“和/或”的使用旨在表示“可兼性或”，而术语“或”的使用旨在表示“排他性或”。
半导体制造工艺通常被分为三个部分：前端制程(feol)、中部制程(mol)以及后端制程(beol)。前端制程包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。然而，中部制程的栅极和端子触点形成是制造流程的越发有挑战的部分，尤其是对于光刻图案化而言。后端制程包括形成互连和电介质层以使用非硅化物/非锗化物触点来耦合至feol器件的源极/漏极区。这些互连可以用使用等离子体增强化学气相沉积法(pecvd)来沉积的层间电介质(ild)材料的双镶嵌工艺来制造。
随着集成电路(ic)技术的进步，器件的几何形状减小。在先进逻辑技术中，器件之间的几何形状和“间距”(间隔)已经显著地减小。例如，在七(7)纳米逻辑技术中，鳍间距被高度缩小(例如，21到24纳米)且接触的栅极间距也大为减小(例如，39至45纳米)。
基于鳍的器件代表ic技术中的显著进步。基于鳍的器件是半导体基板的表面上的三维结构。基于鳍的晶体管(其可以是基于鳍的金属氧化物半导体场效应晶体管(mosfet))可被称为finfet。纳米导线场效应晶体管(fet)也代表ic技术中的显著进步。基于栅极全包围(gaa)纳米导线的器件也是半导体基板的表面上的三维结构。基于gaa纳米导线的器件包括纳米导线的掺杂部分，该掺杂部分接触沟道区并且用作该器件的源极和漏极区。基于gaa纳米导线的器件也是mosfet器件的示例。
mosfet器件的性能可受到包括沟道长度、应变和外部电阻在内的众多因素的影响。对外部电阻作出贡献的一个重要因素是源极/漏极区与导电层(例如，导电互连)之间的接触电阻。接触电阻是先进技术节点(其中器件之间的几何形状和“间距”(间隔)大为减小)的器件性能和缩放的限制器。
当器件的几何形状被减小并且附加的器件结构被添加至集成电路时，接触电阻变成显著的器件性能和缩放的限制器。例如，在其中器件之间的几何形状和“间距”(间隔)大为减小的先进技术节点中，接触电阻可能禁止正确的器件操作。具体而言，减小的接触电阻期望继续支持针对先进逻辑技术(诸如七(7)纳米逻辑技术)的改善的器件性能和密度缩放。然而，在基于鳍的器件以及基于gaa纳米导线的器件中，鳍/栅极的几何形状以及鳍/栅极间距导致显著的接触电阻。
本公开的各方面提供了用于制造半导体器件的触点环绕结构的技术。用于触点环绕结构的半导体制造的工艺流程可包括前端制程(feol)工艺、中部制程(mol)工艺和后端制程(beol)工艺。将理解，术语“层”包括膜且不应被解读为指示纵向或横向厚度，除非另外声明。如本文中所描述的，术语“基板”可指代已切割晶片的基板或可指代尚未切割的晶片的基板。类似地，术语晶片和管芯可互换使用，除非这种互换将难以置信。
本公开的诸方面包括创新性集成流程以在高度缩减的鳍上形成环绕触点，其中金属绝缘体半导体(mis)触点或直接触点极大地减小了接触电阻。本公开的附加方面也可以向基于栅极全包围(gaa)纳米导线的器件或其他类似的半导体器件的源极/漏极提供mis触点或直接触点以减小接触电阻。包括环绕触点的触点环绕结构可使得能够在先进逻辑技术(诸如七(7)纳米逻辑技术以及之后的逻辑技术)的减小的器件几何形状内进行操作。可在提供显著的接触电阻减小的同时使用现有的材料和工艺能力来制造触点环绕结构。
图1解说了本公开的一方面中的半导体晶片的立体视图。晶片100可以是半导体晶片，或者可以是在晶片100的表面上具有一层或多层半导体材料的基板材料。当晶片100是半导体材料时，其可使用切克劳斯基(czochralski)工艺从籽晶生长，其中籽晶被浸入到半导体材料的熔池中，并且缓慢旋转并从池中被移除。熔融材料随后在晶体的取向上结晶到籽晶上。
晶片100可以是复合材料，诸如砷化镓(gaas)或氮化镓(gan)、三元材料(诸如砷化铟镓(ingaas))、四元材料、或者可以是用于其他半导体材料的基板材料的任何材料。虽然许多材料本质上可以是晶体，但是多结晶或非晶材料也可用于晶片100。
可向晶片100或耦合至晶片100的各层提供使晶片100更具导电性的材料。作为示例而非限定，硅晶片可以具有添加到晶片100的磷或硼，以允许电荷在晶片100中流动。这些添加剂被称为掺杂剂，并且在晶片100或晶片100的各部分内提供额外的电荷载流子(电子或空穴)。通过选择，提供额外的电荷载流子的区域、提供哪种类型的电荷载流子、以及晶片100中附加的电荷载流子的量(密度)，可在晶片100中或晶片100上形成不同类型的电子器件。
晶片100具有指示该晶片100的晶向的取向102。取向102可以是如图1中所示的晶片100的平坦边缘，或者可以是槽口或其他标记以解说晶片100的晶向。取向102可指示晶片100中晶格平面的米勒(miller)指数。
米勒指数形成晶格中结晶平面的注释系统。晶格平面可由三个整数h、k和
一旦按期望处理了晶片100，就沿切割线104分割晶片100。切割线104指示晶片100将在何处被分离或分开成多片。切割线104可定义已在晶片100上制造的各种集成电路的轮廓。
一旦定义了切割线104，晶片100就可被锯成或者以其他方式分成多片以形成管芯106。每个管芯106可以是具有许多器件的集成电路或者可以是单个电子器件。管芯106(其也可被称为芯片或半导体芯片)的物理尺寸至少部分地取决于将晶片100分成特定大小的能力、以及管芯106被设计成包含个体器件的数量。
一旦晶片100已被分成一个或多个管芯106，管芯106就可被安装到封装中，以允许访问在管芯106上制造的器件和/或集成电路。封装可包括单列直插封装、双列直插封装、母板封装、倒装芯片封装、铟点/凸点封装、或提供对管芯106的访问的其他类型的器件。还可通过线焊、探针、或其他连接来直接访问管芯106，而无需将管芯106安装到分开的封装中。
图2解说了根据本公开的一方面的管芯106的横截面视图。在管芯106中可存在基板200，基板200可以是半导体材料和/或可充当对电子器件的机械支撑。基板200可以是掺杂半导体基板，其具有存在于基板200各处的电子(指定为n沟道)或空穴(指定为p沟道)电荷载流子。用电荷载流子离子/原子对基板200的后续掺杂可改变基板200的电荷携带能力。
在基板200(例如，半导体基板)内可存在阱202和204，这些阱可以是场效应晶体管(fet)的源极和/或漏极，或者阱202和/或204可以是鳍式结构化fet(finfet)的鳍结构。取决于阱202和/或204的结构和其他特性以及基板200的外围结构，阱202和/或204也可以是其他器件(例如，电阻器、电容器、二极管、或其他电子器件)。
半导体基板还可具有阱206和阱208。阱208可完全在阱206内，并且在一些情形中可形成双极结型晶体管(bjt)。阱206还可被用作隔离阱，以将阱208与管芯106内的电场和/或磁场隔离。
层(例如，210到214)可被添加到管芯106。层210可以是例如氧化物或绝缘层，其可将阱(例如，202-208)彼此隔离或者与管芯106上的其他器件隔离。在此类情形中，层210可以是二氧化硅、聚合物、电介质、或另一电绝缘层。层210也可以是互连层，在该情形中其可包括导电材料，诸如铜、钨、铝、合金、或者其他导电或金属材料。
取决于期望器件特性和/或层(例如，210和214)的材料，层212也可以是电介质或导电层。层214可以是封装层，其可保护层(例如，210和212)、以及阱202-208和基板200免受外力。作为示例而非限定，层214可以是保护管芯106免受机械损害的层，或者层214可以是保护管芯106免受电磁或辐射损害的材料层。
在管芯106上设计的电子器件可包括许多特征或结构组件。例如，管芯106可受任何数量的方法作用以将掺杂剂施加到基板200、阱202-208中，并且若期望，施加到层(例如，210-214)中。作为示例而非限定，管芯106可受离子注入、掺杂剂原子沉积的作用，这些掺杂剂原子通过扩散工艺、化学气相沉积、外延生长、或其他方法被驱入晶格中。通过层(例如，210-214)的诸部分的选择性生长、材料选择以及移除，并且通过基板200和阱202-208的选择性移除、材料选择以及掺杂剂浓度，可在本公开的范围内形成许多不同的结构和电子器件。
此外，基板200、阱202-208、以及层(例如，210-214)可通过各种工艺被选择性地移除或添加。化学湿法蚀刻、化学机械平坦化(cmp)、等离子体蚀刻、光致抗蚀剂掩模、镶嵌工艺、以及其他方法可创建本公开的结构和器件。
图3解说了本公开的一方面的金属氧化物半导体场效应晶体管(mosfet)器件300的横截面视图。mosfet器件300可具有四个输入端子。这四个输入端子是源极302、栅极304、漏极306和基板308。源极302和漏极306可制造为基板308中的阱202和204，或者可制造为基板308上方的区域，或者制造为管芯106上的其它层的一部分。此类其他结构可以是鳍或者从基板308的表面突出的其他结构。另外，基板308可以是管芯106上的基板200，但是基板308也可以是耦合到基板200的层(例如，210-214)中的一层或多层。
mosfet器件300是单极器件，这是因为取决于mosfet的类型，电流仅由一种类型的电荷载流子(例如，电子或空穴)产生。mosfet器件300通过控制源极302与漏极306之间的沟道310中的荷载流子的量来进行操作。电压v源极312施加于源极302，电压v栅极314施加于栅极304，并且电压v漏极316施加于漏极306。分开的电压v基板318也可施加于基板308，尽管电压v基板318可耦合至电压v源极312、电压v栅极314或电压v漏极316中的一者。
为了控制沟道310中的荷载流子，当栅极304累积电荷时电压v栅极314在沟道310中创建电场。与在栅极304上累积的电荷相反的电荷开始在沟道310中累积。栅极绝缘体320将累积在栅极304上的电荷与源极302、漏极306以及沟道310绝缘。栅极304和沟道310(两者之间具有栅极绝缘体320)创建电容器，并且当电压v栅极314增加时，充当该电容器的一个极板的栅极304上的荷载流子开始累积。栅极304上电荷的这种累积将相反的荷载流子吸引到沟道310中。最终，足够的荷载流子在沟道310中累积，以提供源极302与漏极306之间的导电路径。该状况可被称为打开fet的沟道。
通过改变电压v源极312和电压v漏极316、以及它们与电压v栅极314的关系，施加于栅极304的打开沟道310的电压量可以变化。例如，电压v源极312通常具有比电压v漏极316的电位高的电位。使电压v源极312与电压v漏极316之间的电压差更大将改变用于打开沟道310的电压v栅极314的量。此外，较大的电压差将改变使荷载流子移动通过沟道310的电动势的量，从而创建通过沟道310的较大电流。
栅极绝缘体320材料可以是氧化硅，或者可以是电介质或具有与氧化硅不同的介电常数(k)的其他材料。此外，栅极绝缘体320可以是材料的组合或者不同的材料层。例如，栅极绝缘体320可以是氧化铝、氧化铪、氮氧化铪、氧化锆、或者这些材料的层叠和/或合金。可使用用于栅极绝缘体320的其他材料，而不会脱离本公开的范围。
通过改变用于栅极绝缘体320的材料、以及栅极绝缘体320的厚度(例如，栅极304与沟道310之间的距离)，栅极304上用于打开沟道310的电荷量可以变化。还解说了示出mosfet器件300的各端子的符号322。对于n沟道mosfet(使用电子作为沟道310中的荷载流子)，向符号322中的基板308端子施加背离栅极304端子的箭头。对于p型mosfet(使用空穴作为沟道310中的荷载流子)，向符号322中的基板308端子应用指向栅极304端子的箭头。
栅极304也可由不同的材料制成。在一些设计中，栅极304由多结晶硅(polycrystallinesilicon)制成，多结晶硅也被称为多晶硅(polysilicon)或多晶(poly)，其是硅的导电形式。虽然本文中被称为“多晶”或“多晶硅”，但金属、合金或其他导电材料也被构想为用于如本公开中所描述的栅极304的恰适材料。
在一些mosfet设计中，在栅极绝缘体320中可能期望高k值材料，并且在此类设计中，可采用其他导电材料。作为示例而非限定，“高k金属栅极”设计可将诸如铜之类的金属用于栅极304端子。虽然被称为“金属”，但多结晶材料、合金或其他导电材料也被构想为用于如本公开中所描述的栅极304的恰适材料。
为了互连至mosfet器件300，或者为了互连至管芯106中的其他器件(例如，半导体)，使用互连迹线或互连层。这些互连迹线可在层(例如，210-214)中的一层或多层中，或者可以在管芯106的其他层中。
图4解说了根据本公开的一方面的晶体管。鳍式结构化fet(finfet400)以与关于图3描述的mosfet器件300类似的方式来操作。然而，finfet400中的鳍410生长或者以其它方式耦合至基板308。基板308可以是半导体基板或者例如包括氧化物层、氮化物层、金属氧化物层或硅层的其他类似的支承层。鳍410包括源极302和漏极306。栅极304通过栅极绝缘体320布置在鳍410上以及基板308上。高度h鳍、宽度w鳍和长度l鳍表示该鳍的维度。在finfet结构中，finfet400的物理大小可小于图3中所示出的mosfet器件300结构。物理大小的这种减小在管芯106上的每单位面积允许更多的器件。
触点环绕结构
基于鳍的器件代表ic技术中的显著进步。基于鳍的器件是半导体基板的表面上的三维结构。基于鳍的晶体管(其可以是基于鳍的金属氧化物半导体场效应晶体管(mosfet))可被称为finfet。纳米导线场效应晶体管(fet)也代表ic技术中的显著进步。基于栅极全包围(gaa)纳米导线的器件也是半导体基板的表面上的三维结构。基于gaa纳米导线的器件包括纳米导线的掺杂部分，该掺杂部分接触沟道区并且用作该器件的源极和漏极区。基于gaa纳米导线的器件也是mosfet器件的示例。在一种配置中，描述了栅极全包围纳米导线场效应晶体管(fet)。
mosfet器件的性能可受到包括沟道长度、应变和外部电阻在内的众多因素的影响。对外部电阻作出贡献的一个重要因素是源极/漏极区与导电层之间的接触电阻。接触电阻是先进技术节点(其中器件之间的几何形状和“间距”(间隔)大为减小)的器件性能和缩放的限制器。
当器件的几何形状被减小并且附加的器件结构被添加至集成电路时，接触电阻变成显著的器件性能和缩放的限制器。例如，在其中器件之间的几何形状和“间距”(间隔)大为减小的先进技术节点中，接触电阻可禁止正确的器件操作。具体而言，减小的接触电阻期望继续支持针对先进逻辑技术(诸如七(7)纳米逻辑技术以及之后的逻辑技术)的改善的器件性能和密度缩放。然而，在基于鳍的器件以及基于gaa纳米导线的器件中，鳍/栅极的几何形状以及鳍/栅极间距导致显著的接触电阻。
本公开的各方面提供了用于制造半导体器件的触点环绕结构的技术。用于触点环绕结构的半导体制造的工艺流程可包括前端制程(feol)工艺、中部制程(mol)工艺和后端制程(beol)工艺。将理解，术语“层”包括膜且不应被解读为指示纵向或横向厚度，除非另外声明。如本文中所描述的，术语“基板”可指代已切割晶片的基板或可指代尚未切割的晶片的基板。类似地，术语晶片和管芯可互换使用，除非这种互换将难以置信。
本公开的诸方面包括创新性集成流程以在高度缩减的鳍上形成环绕触点，其中金属绝缘体半导体(mis)触点或直接触点大为减小接触电阻。本公开的附加方面也可以向基于栅极全包围(gaa)纳米导线的器件或其他类似的半导体器件的源极/漏极提供mis触点或直接触点以减小接触电阻。包括环绕触点的触点环绕结构可使得能够在先进逻辑技术的减小的器件几何形状内进行操作。可在提供显著的接触电阻减小的同时使用现有的材料和工艺能力来制造触点环绕结构。
图5a解说了包括第一常规触点结构510的基于鳍的结构500的横截面视图。基于鳍的结构500可以在集成电路内使用。鳍520可以由基板(未示出)支撑并且掺杂有特定类型的电荷载流子，以使得鳍520是导电的。基板可以是半导体基板、绝缘体上覆硅(soi)基板、埋藏氧化物(box)层等。soi基板可被完全耗尽。鳍520可取决于最终器件中期望的电荷载流子的类型而掺杂有n型掺杂物或p型掺杂物。
至鳍520的第一常规触点结构510是使用完全合并的外延生成或其他类似的工艺来制造的。由完全合并的外延生长提供的第一常规触点结构510的接触面积(ca)可被如下确定：
ca＝cd×[(nf-1)×fp+fp/cos(55°)],(1)
其中cd是关键尺寸，nf是鳍的数目，且fp是鳍间距以使得能够针对第一常规触点结构510进行接触表面面积演算。
图5b解说了包括至鳍570的第二常规触点结构560的基于鳍的结构550的横截面视图。基于鳍的结构550也可以在集成电路内使用。鳍570可以由基板(未示出)支撑并且掺杂有特定类型的电荷载流子，以使得鳍570是导电的。鳍570也可取决于针对最终器件指定的电荷载流子的类型而掺杂有n型掺杂物或p型掺杂物。
第二常规触点结构560是使用部分接触的外延生长或其他类似的工艺来制造的。在此布置中，第二常规触点结构560以七十度(70°)角度来制造。由部分接触的外延生长提供的第二常规触点结构560的接触面积(ca)可被如下确定：
ca＝cd×fp/cos(55°)×nf,(2)
其中cd是关键尺寸，nf是鳍的数目，且fp是鳍间距以使得能够针对第二常规触点结构560进行接触表面面积演算。
图6解说了根据本公开的一方面的包括环绕触点610的基于鳍的结构600的横截面视图。基于鳍的结构600也可以在集成电路内使用。鳍620可以由基板(未示出)支撑并且掺杂有特定类型的电荷载流子，以使得鳍620是导电的。鳍620可取决于最终器件中期望的电荷载流子的类型而掺杂有n型掺杂物或p型掺杂物。
环绕触点610是使用例如金属绝缘体半导体(mis)触点或直接触点来制造的，而不依赖于生长或其他类似的工艺。由mis触点或直接触点提供的环绕触点610的接触面积可以被如下确定：
ca＝cd×(2×fh+fw/cos(55°))×nf,(3)
其中cd是关键尺寸，nf是鳍的数目，fh是鳍高度，fw是鳍宽度且fp是鳍间距以使得能够针对环绕触点610进行接触表面面积演算。
例如，在七(7)纳米逻辑技术中，cd＝14纳米、fp＝24纳米、fh＝35纳米、fw＝6纳米、且nf＝3。基于这些值，第一常规触点结构510的接触表面面积可根据式(1)来计算，以使得cd＝14×[(3-1)×24+24/0.57]＝14×90)＝>x1.00。基于这些值，第二常规触点结构560的接触表面面积可根据式(2)来计算，以使得cd＝14×24/0.57×3＝14×126＝>x1.40。使用这些值，环绕触点610的接触表面面积可根据式(3)来计算，以使得cd＝14×(2×35+6/0.57)×3＝14×241＝>x2.68。假定fh＝60纳米，则环绕触点610的接触表面面积比第一常规触点结构510的接触表面面积大x4.35，且比第二常规触点结构560的接触表面面积大x3.11，这可将接触电阻减小大约百分之五十(50％)。
图7a和7b解说了根据本公开的一方面的包括mis触点730或直接触点780的互补金属氧化物半导体器件(cmos)的横截面视图。在图7a中，n型cmos器件(nmos器件700)包括围绕鳍720的n型金属氧化物半导体(nmos)区740。n型区740可由磷掺杂硅(si-p)构成以提供n型区740。栅极710形成在鳍720上。栅极710包括高k层716、n型功函数层714、以及导电层712(例如，钨(w)或钴(co))。自对准触点702被布置在栅极710上，且栅极分隔件704被布置在栅极710的侧壁上。
本公开的一方面预想了至nmos器件700的源极/栅极区的非硅化物触点。在此安排中，金属绝缘体半导体(mis)触点730可被沉积在nmos器件700的源极/漏极区(例如，n型区740)上。mis触点730可包括n型区740上的第一层736(例如，氧化钛层(tio2))。mis触点730可包括第一层736上以及导电材料732的侧壁上的第二层734(例如，钛(ti))。
对于nmos器件700的n型区740(例如，源极/漏极)，第二层734(例如，钛层(ti))的化学气相沉积(cvd)或物理气相沉积(pvd)将与第一层736(例如，氧化钛(tio2))反应，以在n型区740的磷掺杂硅材料上形成mis触点730的低电阻率ti/tio2-x。替换地，n型区740的磷掺杂硅材料上的直接触点(例如，钛(ti))也是一种选项。在沉积在n型区740的磷掺杂硅材料上时，由mis触点730(或直接触点)提供的触点电阻率在每立方厘米7e-9欧姆(ohm-cm2)的范围中。
在图7b中，p型cmos器件(pmos器件750)包括围绕鳍720的p型金属氧化物半导体(pmos)区790。p型区790可由硼掺杂硅锗(sige-b)构成以提供p型区790。栅极760形成在鳍770上。栅极760包括高k层766、p型功函数层764、以及导电层762(例如，钨(w))。自对准触点752被布置在栅极760上，且栅极分隔件754被布置在栅极760的侧壁上。
本公开的一方面预想了至pmos器件750的源极/栅极区的非锗化物触点。在此安排中，直接触点780可被沉积在pmos器件750的源极/漏极区(例如，p型区790)上。直接触点780可包括p型区790上以及导电材料782的侧壁上的第一层784(例如，钛(ti))。在沉积在p型区790的硼掺杂锗材料上时，由直接触点780提供的触点电阻率在每立方厘米2e-8欧姆(ohm-cm2)的范围中。
图8解说了根据本公开的一方面的包括触点环绕结构的基于鳍的器件800的横截面视图。代表性地，基于鳍的器件800包括围绕基部鳍部分820的浅沟槽隔离(sti)区809。基部鳍部分820可以是硅、锗、硅锗、磷酸铟、或其他类似的半导体材料。经重新生长的鳍部分870使用例如具有受控的(111)米勒指数刻面形成的外延生长来形成在基部鳍部分820上，而无需合并这些鳍。经重新生长的鳍部分870作为基于鳍的器件800的源极/漏极来操作。对于n型的基于鳍的器件800(例如，nfet)，经重新生长的鳍部分870是由磷掺杂硅(sip)、碳磷掺杂硅(sicp)、磷掺杂硅锗(sigep)、磷掺杂锗(gep)、或其他类似的三/五(iii/v)族材料构成的。对于p型的基于鳍的器件800(例如，pfet)，经重新生长的鳍部分870是由硼掺杂硅锗(sigeb)、硼掺杂锗(geb)、或其他类似的掺杂材料构成的。
在此布置中，mis触点830或直接触点880围绕基于鳍的器件800的经重新生长的鳍部分870(源极/漏极)。触点填充材料832(例如，钨(w)或钴(co))被布置在围绕经重新生长的鳍部分870的mis触点830或直接触点880的材料上。另外，氧化物(例如，金属前电介质(pmd)808)在mis触点830或直接触点880和鳍分隔件806的材料的侧壁上。基于鳍的器件800还包括栅极810，该栅极810包含栅极810上的自对准触点(sac)802(例如，基于氮的sac)以及栅极810的侧壁上的栅极分隔件804(例如，基于氮的低k栅极分隔件)。sac802还可提供用于制造栅极810的蚀刻停止。可如图9a-9l中示出的那样形成基于鳍的器件800。可如对应于图9a-9l的图10a-10l中示出的那样形成基于栅极全包围(gaa)纳米导线的器件1000。参照图11a和11b描述用于形成(如图9a-9l中示出的)基于鳍的器件800或(如对应于图9a-9l的图10a-10l中示出的)基于gaa纳米导线的器件1000的过程。
图11a解说了根据本公开的诸方面的用于制造包括触点环绕结构的半导体器件的方法1100。图11a和11b中描述的过程使得能够形成如图9a-9l中示出的基于鳍的器件900，或者如对应于图9a-9l的图10a-10l中示出的基于gaa纳米导线的器件1000。在框1102中，在虚设多晶栅极图案化工艺完成之后示出传入晶片以形成虚设多晶栅极(例如，硅(si))。例如，如图9a/10a中示出的，在栅极910/1010的图案化期间，硬掩模901/1001(例如，氧化物)被布置在栅极910/1010上。栅极910/1010由浅沟槽隔离(sti)区909/1009支撑，该浅沟槽隔离(sti)区909/1009可以由基板支撑。栅极910/1010的源极/漏极区将由经重新生长的源极/漏极970/1070来提供，如图9e/10e中示出的。另外，虚设多晶栅极还被替代以提供栅极910/1010，如图9l/10l中示出的。
再次参照图11a，在框1104中，在虚设栅极和硬掩模的各侧壁上形成栅极分隔件(例如，基于氮的低k栅极分隔件)。例如，如图9b/10b中示出的，栅极分隔件904/1004形成在栅极910/1010和硬掩模901/1001的侧壁上。在框1106中，形成源极/漏极(s/d)分隔件。例如，如图9c/10c中示出的，源极/漏极分隔件906/1006形成在栅极910/1010和硬掩模901/1001的侧壁上。如图9a中示出的，鳍分隔件906形成在鳍920的侧壁上。如图10a中示出的，栅极全包围(gaa)纳米导线分隔件1006形成在gaa纳米导线1020的侧壁上。
再次参照图11a，在框1108中，执行源极/漏极区的凹槽蚀刻。将源极/漏极区凹陷通过s/d分隔件且凹陷到栅极分隔件中以形成经重新生长的源极/漏极部分。如图9d中示出的，鳍920被凹槽蚀刻通过鳍分隔件906以及栅极分隔件904。如图10d中示出的，gaa纳米导线1020被凹槽蚀刻通过gaa分隔件1006以及栅极分隔件1004。不再从经重新生长的源极/漏极(s/d)区提供轻掺杂漏极(ldd)注入，如图9e/10e中示出的。
再次参照图11a，在框1110中，外延生成被用于形成经重新生长的s/d部分。经重新生长的s/d部分可以用受控(例如，<111>米勒指数)刻面形成来形成，而无需合并该经重新生长的s/d部分。例如，磷掺杂硅(sip)、碳磷掺杂硅(sicp)、或磷掺杂锗(gep)的外延生长可形成n型的经重新生长的s/d区(例如，nfet)。类似地，硼掺杂硅锗(sigeb)、或硼掺杂锗(geb)的外延生长可形成p型的经重新生长的s/d区(例如，pfet)。如图9e/10e中示出的，使用所提及的外延生长来形成经重新生长的s/d区970/1070。在此布置中，经重新生长的s/d区970/1070具有基本上平行的侧壁。如图10e中示出的，基于gaa纳米导线的器件1000包括n型和p型s/d区1070两者。在框1112中，沉积金属前电介质(pmd)材料。如图9f/10f中示出的，pmd908/1008被沉积在基于鳍的器件900或基于gaa纳米导线的器件1000上。
图11b进一步解说了根据本公开的诸方面的图11a的用于制造包括触点环绕结构的半导体器件的方法1100。在框1120中，在pmd材料上执行化学机械抛光(cmp)工艺以停止在多晶虚设栅极上并且暴露该多晶虚设栅极。如图9g/10g中示出的，在pmd材料908/1008上执行cmp工艺以暴露栅极910/1010。在框1122中，执行替换栅极工艺以用有源栅极来替代虚设栅极。如图9h/10h中示出的，移除虚设栅极以形成栅极910/1010并且使用停止在pmd908/1008上的cmp工艺来暴露栅极910/1010。
如图10h中示出的，高k层1016被沉积在gaa纳米导线1020的暴露部分上。第一功函数材料(wfm)(例如，n型wfm)被沉积在gaa纳米导线1020的第一暴露部分上以形成nfet。另外，第二功函数材料(wfm)(例如，p型wfm)被沉积在gaa纳米导线1020的第二暴露部分上以形成pfet。导电层1012(例如，钨(w)或钴(co))被沉积在第一wfm和第二wfm上以完成栅极1010的形成。最后，执行cmp工艺以停止在pmd1008上。
再次参照图11b，在框1124中，在沉积在后续cmp工艺期间作为蚀刻停止层来操作的自对准触点(sac)之后，栅极被凹槽蚀刻以完成该栅极的形成。如图9i/10i中示出的，蚀刻导电层以及沉积sac902/1002。可以在sac902/1002上执行cmp工艺。在完成栅极910/1010之后，形成环绕触点以围绕经重新生长的s/d区970/1070。
在框1126中，执行sac蚀刻以移除触点空腔中的pmd氧化物和分隔件两者。sac蚀刻可以是低/无损蚀刻以避免对经重新生长的s/d区的损坏。原子层蚀刻(ale)可暴露该经重新生长的s/d区。如图9j/10j中示出的，执行pmd908/1008和鳍分隔件906/gaa分隔件1006的蚀刻，以暴露经重新生长的sd区970/1070并且停止在sti909/1009和栅极分隔件904/1004上。在框1128中，一沉积形成围绕经重新生长的s/d区的金属氧化物半导体(mis)触点或直接触点。如图9k/10k中示出的，形成mis触点930/1030或直接触点980/1080以围绕经重新生长的s/d区970/1070。在框1130中，触点填充材料(例如，932/1032)被沉积在围绕经重新生长的s/d区的mis触点或直接触点上。如图9l/10l中示出的，形成mis触点930/1030或直接触点980/1080以围绕经重新生长的s/d区970/1070，以便完成基于鳍的器件900或基于gaa纳米导线的器件1000的形成。
本公开的诸方面包括创新性集成流程以在高度缩减的鳍上形成环绕触点，其中金属绝缘体半导体(mis)触点或直接触点大为减小接触电阻。本公开的附加方面也可以向基于栅极全包围(gaa)纳米导线的器件或其他类似的半导体器件的源极/漏极提供mis触点或直接触点以减小接触电阻。包括环绕触点的触点环绕结构可使得能够在先进逻辑技术(诸如七(7)纳米逻辑技术以及之后的逻辑技术)的减小的器件几何形状内进行操作。可在提供显著的接触电阻减小的同时使用现有的材料和工艺能力来制造触点环绕结构。
根据本公开的一方面，描述了包括栅极堆叠的基于鳍的结构。在一种配置中，基于鳍的结构包括用于接触基于鳍的结构的紧邻栅极堆叠的经重新生长的源极/漏极区的基本上所有表面区域的装置。该接触装置可以是环绕触点610、mis触点830或直接触点880。在另一方面，前述装置可以是被配置成执行由前述装置叙述的功能的任何模块或任何设备或材料。
图12是示出其中可有利地采用本公开的一方面的示例性无线通信系统1200的框图。出于解说目的，图12示出了三个远程单元1220、1230和1250以及两个基站1240。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元1220、1230和1250包括ic器件1225a、1225c和1225b，这些ic器件包括所公开的触点。将认识到，其他设备也可包括所公开的触点，诸如基站、交换设备、和网络装备。图12示出了从基站1240到远程单元1220、1230和1250的前向链路信号1280，以及从远程单元1220、1230和1250到基站1240的反向链路信号1290。
在图12中，远程单元1220被示为移动电话，远程单元1230被示为便携式计算机，并且远程单元1250被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持式个人通信系统(pcs)单元、便携式数据单元(诸如个人数据助理)、启用gps的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置的数据单元(诸如仪表读数装备)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图12解说了根据本公开的诸方面的远程单元，但是本公开并不被限定于所解说的这些示例性单元。本公开的诸方面可以合适地在包括所公开的半导体器件的许多设备中使用。
图13是解说用于基于鳍的结构(诸如以上公开的触点)的电路、布局以及逻辑设计的设计工作站的框图。设计工作站1300包括硬盘1301，该硬盘1301包含操作系统软件、支持文件、以及设计软件(诸如cadence或orcad)。设计工作站1300还包括促成对电路1310或基于鳍的结构1312(诸如触点)的设计的显示器1302。提供存储介质1304以用于有形地存储对电路1310或基于鳍的结构1312的设计。对电路1310或基于鳍的结构1312的设计可以用文件格式(诸如gdsii或gerber)存储在存储介质1304上。存储介质1304可以是cd-rom、dvd、硬盘、闪存、或其他合适的设备。此外，设计工作站1300包括用于从存储介质1304接受输入或者将输出写到存储介质1304的驱动装置1303。
存储介质1304上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质1304上提供数据通过减少用于设计半导体晶片的工艺数量来促成对电路1310或基于鳍的结构1312的设计。
对于固件和/或软件实现，这些方法体系可以用执行本文中所描述的功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文中所描述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可在处理器单元内或在处理器单元外部实现。如本文中所使用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数量、或记忆存储在其上的介质的类型。
如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括ram、rom、eeprom、cd-rom或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(cd)、激光碟、光碟、数字多用碟(dvd)、软盘和蓝光碟，其中盘往往磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。
尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合(例如，dsp与微处理器的组合、多个微处理器、与dsp核心协作的一个或多个微处理器、或任何其他此类配置)。
结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在ram、闪存、rom、eprom、eeprom、寄存器、硬盘、可移动盘、cd-rom或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合至处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在asic中。asic可驻留在用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括ram、rom、eeprom、cd-rom或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被恰当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、dsl、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(cd)、激光碟、光碟、数字多用碟(dvd)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据，而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的各方面，而是应被授予与权利要求的语言相一致的全部范围，其中对要素的单数形式的引述并非旨在表示“有且仅有一个”(除非特别如此声明)而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。引述一列项目中的至少一个摂的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖：a；b；c；a和b；a和c；b和c；以及a、b和c。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。权利要求的任何要素都不应当在35u.s.c.§112第六款的规定下来解释，除非该要素是使用措辞“用于……装置”来明确叙述的或者在方法权利要求情形中该要素是使用措辞“用于……步骤”来叙述的。
- 还没有人留言评论。精彩留言会获得点赞！