由半导体与含导电区域的绝缘体构成的半导体器件耐压区的制作方法

本发明属于半导体技术领域，特别涉及高压(或功率)半导体器件的耐压层。

背景技术：

众所周知，在通常的功率器件中，器件在关断时，施加于pn结上的反向高压是由一个掺杂较轻且较厚的半导体层来承受的，以下称为耐压层。对于功率器件而言，导通电阻ron也主要由耐压层决定。耐压越高，耐压层掺杂越轻且厚度越厚，从而导致器件的导通电阻急剧增大。传统的纵向功率器件的导通电阻ron正比于器件的击穿电压vb的2.5次方关系。

本发明人的中国发明专利zl91101845.x及美国发明专利5,216,275解决了上述问题。解决方法是通过在耐压区中引入两种导电类型的半导体来提高器件的耐压同时降低器件的导通电阻，该结构被称为复合缓冲层或超结。利用上述发明的结构，器件耐压层的导通电阻ron与击穿电压vb的关系由原来的2.5次方被降低到了1.3次方。这是传统耐压层关系的一个重大突破。

超结器件由于靠耐压层的n型与p型半导体的互补原理提高了耐压降低了导通电阻，但是在实际制造中对工艺的要求较高，需要严格控制n型与p型两种半导体的剂量。

技术实现要素：

本发明提出一种半导体器件，在该半导体器件的第一主表面(各图中除电极以外的最上表面)和第二主表面(各图中除电极以外的最下表面)内至少含有一个元胞，每个元胞在紧贴第一主表面内有一个器件的第一特征区(例如图1、图2和图3中的p⁺区24，或图7中的m区21，或图8中的p区22及m区21，或图9中的p区57及n⁺区56，或图10-13中的p⁺区29、n⁺区30及栅绝缘区32)，在紧贴第二主表面内有一个器件的第二特征区(图1、图2、图3和图7中的n⁺区25，或图8中的n区20及n⁺区25，或图10中的n⁺区28与n区45，或图11中的n⁺区28，或图12中的p⁺区36，或图13中的p⁺区36与n区46，或图14中的p⁺区54与n区55，或图16中的n⁺区51)；在器件的第一特征区和第二特征区之间存在一个耐压区(图1a、图3、图7、图8、图9、图14、图16中的n区27与(i+c)区38，或图2a中的p区37与(i+c)区38，或图2b、图2c、图11-13中的n区27与p区37及(i+c)区38，或图10中的n区43与(i+c)区38)。耐压区在关断态能够耐高压但电流小至可忽略，在导通态有很低的压降但电流密度可以达到很大。

耐压区包括至少一个半导体区(图1a、图3、图7、图8、图9、图14、图16中的n区27，或图2a中的p区37，或图2b、图2c、图11-13中的n区27与p区37，或图10中的n区43)和一个(i+c)区,(i+c)区既有绝缘体又有导电体(各图中的38区)。

半导体区和(i+c)区是直接连接的。

半导体器件包含至少两个电极：一个电极与第一主表面的部分或全部直接连接，另一个电极与第二主表面的部分或全部直接连接；这两个电极位于第一主表面和第二主表面之间区域的外面。

可选地，参见图4和图5，半导体器件是由多个元胞密堆积形成的。在器件的第一特征区和第二特征区之间的一个剖面上，耐压区的构造可以是叉指条形结构(参见图4a、图5a)，或六角形结构(参见图4g、图4h、图5h和图5i)，或矩形结构(参见图4d、图4e、图5d和图5e)，或正方形结构(参见图4b、图4c、图5b、图5c)，或镶嵌正方形结构(参见图4f、图5f和图5g)。

(i+c)区38的横截面积与半导体区的横截面积的比例是不变的(例如图1、图2、图3)或是根据与器件第一特征区的距离而变化(例如图15和图16)。

可选地，参见图2和图3，上文中的半导体器件，耐压区中的半导体区由第一种导电类型的半导体区与/或第二种导电类型的半导体区构成(例如图2a中的耐压区中的半导体区是n型区27，图2b中的耐压区中的半导体区是p型区37，图2c中的耐压区中的半导体区是由n型区27与p型区37构成)。

可选地，参见图2、图3及图9-11，器件的第二特征区是一个第一种导电类型的半导体区(例如图2、图3中的n⁺区25)。

器件的第一特征区包含一个与耐压区中的半导体区直接连接的第二种导电类型的半导体区(例如图2、图3中的p⁺区24，及图10中的p⁺区29)。

器件的第一特征区还包含一个第二种导电类型的半导体区(例如图2、图3中的p⁺区24，及图9中的p区57)或者一个与耐压区中的绝缘体区(例如图2、图3及图9-11中的(i+c)区38)直接连接的导体区(图10及图11中电极s的导体)。

可选地，参见图13，器件的第二特征区有一个紧贴在第二主表面的第二种导电类型的半导体区(p⁺区36)，还有一个与第二种导电类型的半导体区相连接的第一种导电类型的半导体区(n区46)，此第一种导电类型的半导体区(n区46)又与耐压区(n区27、p区37及(i+c)区38)相连接。

器件的第一特征区(栅绝缘体区32、p⁺区29、n⁺区30)包含一个与耐压区中第一种导电类型的半导体区(n区27)直接连接的第二种导电类型的半导体区(p⁺区29)。

器件的第一特征区还包含一个与耐压区中的绝缘体区((i+c)区38)相连接的第二种导电类型的半导体区或一个导体区(区23)。

本发明可用下述器件作为其具体实施例子：

可选地，参见图7，半导体器件是一个金-半接触的肖特基(schottky)二极管，器件的第二特征区是一个第一种导电类型的半导体区(n⁺区25)。

器件的第一特征区有一金属(m区21)，金属与耐压区((i+c)区38及n区27)中的第一种导电类型的半导体区(n区27)直接连接。

器件的第一特征区及器件的第二特征区各有导体连出分别作为肖特基二极管的两个电极(各为电极a和电极k)。

器件的第一特征区还包含一个与耐压区中绝缘体区((i+c)区38)相连接的第二种导电类型的半导体区或一个导体区(m区21)。

可选地，参见图8，半导体器件是一个结势垒控制的肖特基二极管(jbs)整流器或一个p-i-n肖特基混合(mps)整流器，半导体器件的第二特征区是一个第一种导电类型的半导体区(n⁺区25和n区20)。

器件的第一特征区含有一个金属区(m区21)，所述金属区与耐压区(n区27与(i+c)区38)中的第一种导电类型的半导体区(n区27)直接连接。

器件的第一特征区还含有第二种导电类型的半导体区(p区22)，它与耐压区中的第一种导电类型的半导体区(n区27)和金属区直接连接。

器件的第一特征区及器件的第二特征区各有导体连出分别作为jbs整流器或mps整流器的两个电极(阳极a及阴极k)。

可选地，参见图9，半导体器件是一个双极型晶体管(bjt)，器件的第二特征区是一个第一种导电类型的半导体区(n⁺区58)。

耐压区中至少有一个第一种导电类型的半导体区(n区27)，构成bjt的集电区。

器件的第一特征区包含的第二种导电类型的半导体区(p区57)，构成bjt的基区。

器件的第一特征区内还有一个第一种导电类型的半导体区(n⁺区56)，该区除去在第一主表面的部分被基区包围，构成bjt的发射区。

器件的第二特征区的第一种导电类型的半导体区(n+区58)有导体连出作为集电极(电极c)，在基区(p区57)有导体连出作为基极(电极b)，在发射区(n⁺区56)有导体连出作为发射极(电极e)。

可选地，参见图10和图11，半导体器件是一个绝缘栅场效应晶体管(igfet)，器件的第二特征区是一个第一种导电类型的半导体区(n⁺区28)，构成igfet的漏区。

耐压区中至少有一个第一种导电类型的半导体区(图10中的n区43、图11中的n区27)，构成igfet的漂移区。

器件的第一特征区包含的第二种导电类型的半导体区(p⁺区29)，构成igfet的源衬底区。

器件的第一特征区还包含一个第一种导电类型的半导体区(n⁺区30)，该区除去在第一主表面的部分被源衬底区(p⁺区29)包围，构成igfet的源区。

从源区的一部分出发、经过源衬底区的一部分直到耐压区中的第一种导电类型的半导体区为止的第一主表面上覆盖有一绝缘层(区32)，构成igfet的栅绝缘区；

漏区(n⁺区28)有导体连出作为漏电极(电极d)，在源区(n⁺区30)有导体与源衬底区(p⁺区29)相连接作为源电极(电极s)，在所述的栅绝缘区(区32)上有导体连出作为栅电极(电极g)。

可选地，参见图12和图13，半导体器件是一个绝缘栅晶体管(igbt)，器件的第二特征区的第二种导电类型的半导体区(p⁺区36)是igbt的阳极区。

器件的第一特征区所包含的第二种导电类型的半导体区(p⁺区29)，构成igbt所含的igfet的源衬底区。

器件的第一特征区还包含一个第一种导电类型的半导体区(n⁺区30)，该区除去在第一主表面的部分被源衬底区(p⁺区29)包围，构成igbt所包含的igfet的源区。

从源区的一部分出发、经过源衬底区的一部分直到耐压区中的第一种导电类型的半导体区为止的半导体表面上覆盖有一层绝缘层(区32)，构成igbt所含的igfet的栅区。

在器件阳极区有导体连出作为阳极(电极a)，在所述源区有导体与源衬底区相连接作为阴极(电极k)，在所述的栅绝缘层上有导体连出作为栅电极(电极g)。

可选地，参见图14，半导体器件是一个晶闸管，器件的第二特征区的第二种导电类型的半导体区(p⁺区54)是晶闸管的阳极区。

器件的第一特征区所包含的第二种导电类型的半导体区(p区53)，构成晶闸管的栅区。

器件的第一特征区还包含一个第一种导电类型的半导体区(n区52)，该区除去在第一主表面的部分被栅区包围，构成晶闸管的阴极区。

在栅区的一部分和耐压区中的绝缘区((i+c)区38)的一部分覆盖有一层导体，构成晶闸管的栅电极(电极g)。

在器件阳极区(p⁺区54)有导体引出作为阳极(电极a)，在阴极区(n区52)上有导体引出作为阴极(电极k)。

显然，本发明同样可以应用于其他高压器件，如光控晶闸管(lct)，门极关断晶闸管(gto)，mos控制晶闸管(mct)，结型场效应晶体管(jfet)，静电感应晶体管(sit)，等等。

应当指出，本发明还可以作为多种器件的结终端技术。

可选地，参见图16，半导体器件中的一个元胞位于半导体器件工作区的边缘(图2所示结构的边缘)，作为结边缘的耐压技术；通过一个第二种导电类型的半导体区(图16a的p区50)或一个导体(图16b的电极a)，耐压区中的绝缘区((i+c)区38)与器件第一特征区的第二种导电类型的半导体区(图2中p⁺区24)相连接。

可选地，参见图1c，耐压区中，导电区是条状的，每个条状的导电区被绝缘区包围，且条状导电区之间的距离可以相同也可以不相同。

可选地，参见图1d，耐压区中，导电区是矩形的，每个矩形导电区被绝缘区包围，且矩形导电区之间的距离可以相同也可以不相同。

可选地，参见图1(e，耐压区中，导电区是u形的，每个u形导电区被绝缘区包围，且u形导电区之间的距离可以相同也可以不相同。

可选地，参见图1f，根据发明内容1所述的耐压区中，导电区是颗粒状的，每个颗粒状的导电区被绝缘区包围，且颗粒状导电区之间的距离可以相同也可以不相同。

需要特别指出的是，本发明中的(i+c)区中的导电区(c)，可以是金属，也可以是任意一种导电类型的半导体，也可以是两种导电类型的半导体，甚至可以是他们的混合体。本发明中的(i+c)区中的绝缘区(i)并不意味着只是一种类型的绝缘材料，它可以是其他材料，可以在绝缘区的任意位置。

本发明提出的提高击穿电压同时降低导通电阻的新的耐压层结构。该结构包含一个半导体区和一个(i+c)区,(i+c)区既有绝缘体又有导电体绝缘体区。为了让器件耐压时，半导体区中的产生的电位移通量能更好地横向通过绝缘体区，在绝缘体区中引入了一些导体。这样半导体区掺杂浓度可以进一步提高，从而该结构在提高耐压的同时也降低了导通电阻。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1a是耐压区由n型半导体区和含导电区的绝缘区(i+c)构成的二极管的示意图。

图1b是绝缘区中不同形状的导电区示意图。

图1c是由n型半导体区和绝缘区含条形导电区的(i+c)区构成的耐压区。

图1d是由n型半导体区和绝缘区含矩形导电区的(i+c)区构成的耐压区。

图1e是(i+c)区与n型半导体构成的耐压区的示意图，绝缘体中的导电区为u字形状。

图1f是(i+c)区和n型半导体构成的耐压区的示意图，绝缘体中的导电区为颗粒状。

图2a是(i+c)区和p型半导体构成的耐压区的示意图。

图2b是n型半导体与p型半导体及(i+c)区构成的耐压区的示意图，(i+c)区的周围是p型半导体区。

图2c是n型半导体与p型半导体及(i+c)区构成的耐压区的示意图，(i+c)区的周围一边是p型半导体区，一边是n型半导体区。

图3是耐压区中半导体区和(i+c)区的宽度及厚度的比较示意图：

图3a是(i+c)区与n型半导体区的宽度并不一定相等的情形的示意图；

图3b是(i+c)区的厚度比n型半导体区的厚度为短，且它没有达到下面的器件的第二特征区中的n⁺区25的情形的示意图；

图3c是(i+c)区的厚度比n型半导体区的厚度为长，它的下部位置低于n区27的下部位置，且已经达到下面的器件的第二特征区中的n⁺区25的情形的示意图；

图3d是(i+c)区的厚度也比n型半导体区的厚度为长，它的上部位置超过了n区27的上部位置。

图4是沿图1a中ⅱ-ⅱ’剖面的(i+c)区和半导体区构成的耐压区的各种不同结构示意图。各个元胞是用虚线分开(除了图4a是用虚点线分开)的：

图4a是叉指条图形；

图4b是半导体区全连通的方块形元胞图形；

图4c是(i+c)区全连通的方块形元胞图形；

图4d是半导体区全连通的矩形元胞图形；

图4e是(i+c)区全连通的矩形元胞图形；

图4f是镶嵌方块图形；

图4g半导体区全连通的六角形密堆积图形；

图4h是(i+c)区全连通的六角形密堆积图形。

图5是沿图2c中iii-iii’剖面的n型半导体区与p型半导体区及(i+c)区构成的耐压区的各种不同结构示意图：

图5a是叉指条图形；

图5b是n型半导体区全连通的方块形元胞图形；

图5c是p型半导体区全连通的方块形元胞图形；

图5d是n型半导体区全连通的矩形元胞图形；

图5e是p型半导体区全连通的矩形元胞图形；

图5f是镶嵌方块图形之一；

图5g是镶嵌方块图形之二；

图5h是n型区全连通的六角形密堆积图形；

图5i是p型区全连通的六角形密堆积图形。

图6是由半导体材料和(i+c)区构成的耐压层中在半导体材料与(i+c)区之间有一个薄的sio2层的示意图。

图7是一个利用半导体与(i+c)区构成的耐压层形成的schottky二极管的示意图。

图8是利用半导体与(i+c)区构成的耐压层形成的schottky整流器的示意图：

图8a是一个利用半导体与(i+c)区构成的耐压层形成的耐高压的组合p-i-nschottky整流器的示意图；

图8b是另一个利用半导体与(i+c)区构成的耐压层形成的耐高压的结势垒控制的schottky整流器的示意图。

图9是一个利用半导体与(i+c)区构成的耐压层形成的耐高压的双极型晶体管的示意图。

图10是一个利用半导体与(i+c)区构成的耐压层形成的耐高压的n-vdmist的示意图，它的(i+c)区经过一个轻掺杂n区再和n⁺漏区接触。

图11是一个利用图5d的耐压层的n-vdmist的示意图。

图12是一个利用图5d的耐压层的igbt的示意图。

图13是一个利用图5d的耐压层的具有缓冲层的igbt的示意图。

图14是一个利用半导体与(i+c)区构成的耐压层形成的耐高压的晶闸管的示意图。

图15是利用半导体与(i+c)区构成的耐压层结构的vdmis的一种制造过程的示意图：

图15a是在n⁺衬底上长有n外延层，并形成p⁺-29和n⁺-30及绝缘层32的示意图；

图15b是有外延层的硅片上刻了深度接近于外延层厚度的槽的示意图；

图15c是在槽中填满了(i+c)区的示意图；

图15d是形成电极接触的示意图。

图16是利用半导体与(i+c)区构成的结边缘的示意图：

图16a是用(i+c)区作为一个p-n结二极管的最边缘的元胞的一个例子的示意图；

图16b是用(i+c)区作为一个p-n结二极管的最边缘的元胞的又一个例子的示意图，绝缘体在第一主表面与阳极a直接连接的示意图；

图16c是利用(i+c)区的结终端技术的又一个例子的示意图，(i+c)区之上不一定要有导体覆盖，而它本身覆盖了相当一部分的p区的情形的示意图。

具体实施方式

本发明的各种示范实施例将参照附图进行详细地说明。应当指出的是，除非另外特别说明，这些实施方案中的各部分的安排和形成的步骤、以及所述的数学表达式和数值的设置并不限制本发明的范围。同时，应该理解的是，为了描述的方便起见，在附图中所示的各种部分并不一定按比例绘制。

事实上，以下的至少一个示例性实施例的描述仅仅是用作说明而不是以任何方式意在限制本发明，及其应用或用途。

这里不再对相关的普通技术人员所熟知的技术及方法做详细讨论，但是均属于本发明的范围。

在这里所说明和讨论的所有例子中，任何具体数值应该被解释为仅仅是说明性的而非限制性的。因此，其他的示例性实施例中可以有不同的数值。

注意，在下图中相似的参考数字和字母代表相似的项。因此，一旦在一张图中定义了某个项，它可能不需要在下面的图中做进一步叙述了。

本发明提出了一种具有由半导体区和含有导电区的绝缘体区构成的耐压区的半导体器件。这里将含有导电区的绝缘体区命名为(i+c)区。

这里应提到的是，(i+c)区中的导电区并不一定是非常均匀地分布，而且其大小，形状以及材料类型也并没有限制。

应当指出的是，本专利的(i+c)区中的导电区域(c)可以由金属或由任何导电类型的半导体或由这两者构成。本专利中的(i+c)区的金属并不一定只含有一种类型的材料，在(i+c)区中不同的地方可以是不同类型的材料。本专利中的(i+c)区的绝缘体区(i)并不一定只含有一种类型的绝缘材料，在该绝缘体区的不同的地方可以是不同的材料。

在这里应提到的是，本发明中用在耐压区中的绝缘体的组成成分并不仅仅限于一种单一的化学成分。

下面将利用示范实施例的展示，参照附图对本发明进行更全面的描述。在附图中，相同的标号表示相同的组件或者元素；附图中粗线表示电极接触用的导体，s代表半导体区，(i+c)代表含有导电区的绝缘体。在这种方法形成的耐压区的两个相反的接触面上，各有器件的第一特征区及第二特征区。

图1a示出一个以n型半导体区27与(i+c)区38为耐压区所作二极管的情形，其中p+区24是器件的第一特征区，它与阳极a相联接。n+区25是器件的第二特征区，它与阴极k相联接。绝缘体中导电区的形状并不受限制。

图1b示出一个以n型半导体区27与(i+c)区38为耐压区所作二极管的情形，其中在绝缘体中不同形状的灰色区域代表导电区。

图1c示出一个以n型半导体区27与(i+c)区为耐压区所作二极管的情形，其中在绝缘体中的导电区为条形状。

图1d示出一个以n型半导体区27与(i+c)区为耐压区所作二极管的情形，其中在绝缘体中的导电区为矩形状。

图1e示出一个以n型半导体区27与(i+c)区为耐压区所作二极管的情形，其中在绝缘体中的导电区为u字形状。

图1f示出一个以n型半导体区27与(i+c)区为耐压区所作二极管的情形，其中在绝缘体中的导电区为颗粒状。

显然，图1a中的n型半导体区可以替换为p型半导体区，如图2a所示。在图2b中，耐压区中除(i+c)区38之外，还含有n型半导体区27及p型半导体区37，其中(i+c)区38夹在两个p型半导体区37之间。在图2c中所示的耐压区中，每个绝缘体区的周围一边是n型半导体区27，一边是p型半导体区37。

应当说明，在耐压区中含导电区的绝缘体不一定要和半导体有同样的宽度和厚度。图3a中的a及b分别代表图2a中n区27宽度及(i+c)区38的宽度。我们并不要求a与b相等。图3b所示的耐压区中(i+c)区38的厚度wi比n型半导体区27的厚度ws为短。图3c中(i+c)区38的厚度wi比n型半导体区27的厚度ws为长，而且它已经达到下面的器件的第二特征区25。图3d中(i+c)区38的厚度wi也比n型半导体区27的厚度ws为长，使得它与器件的第一特征区24的接触面不在同一平面上。

含导电区的绝缘体区与半导体区的安排有许多结构图形。图4示出了一些沿图2a的ii-ii’剖面的(i+c)区38与半导体区39的安排方法。图中由虚线划分出了许多元胞。这些图形包括叉指条图形(图4a)，半导体区全连通的方块形元胞图形(图4b)，(i+c)区全连通的方块形元胞图形(图4c)，半导体区全连通的矩形元胞图形(图4d)，(i+c)区全连通的矩形元胞图形(图4e)，镶嵌方块图形(图4f)，半导体区全连通的六角形密堆积图形(图4g)，(i+c)区全连通的六角形密堆积图形(图4h)。图5示出一些沿图2c的iii-iii’剖面的(i+c)区38与n型半导体区27及p型半导体区37的安排方法。这些图形包括叉指条图形(图5a)，n型半导体区27全连通的方块形元胞图形(图5b)，p型半导体区37全连通的方块形元胞图形(图5c)，n型半导体区27全连通的矩形元胞图形(图5d)，p区半导体37全连通的矩形元胞图形(图5e)，镶嵌方块图形之一(图5f)，镶嵌方块图形之二(图5g)，n型半导体区27全连通的六角形密堆积图形(图5h)，p型半导体区37全连通的六角形密堆积图形(图5i)。

上述半导体如果是si，它与(i+c)区之间可以由一个薄的sio2层40隔开，如图6所示。图中的阴影区40代表sio2层。尽管sio2的介电系数很小，但只要sio2层40足够薄，它并不妨碍半导体区s的电通量线进入含导电区的绝缘体中去，或电通量线从(i+c)区进入半导体区s中去。

如果把图2的p⁺区24改为一个金属，那么就形成了一种schottky二极管，如图7所示。图中金属m(27)是器件的第一特征区。

利用本专利也可以制造耐高压的结势垒控制的schottky整流器，或称夹断整流器(junctionbarriercontrolledschottkyrectifier,jbs,orpinchrectifier)。同理，也可制造耐高压的组合p-i-nschottky整流器(mergedp-i-n/schottkyrectifier,mpsrectifier)。它们的结构均可用图8表示。

图8a及图8b中器件的第一特征区包括一个金属层m，及与m直接连接的p区22。在器件的第一特征区的顶部有一个电极a的联接线。该两图的器件的第二特征区包括n区20及n⁺区25，在n⁺区25下面有电极k与之相联。

利用本发明也可以制造耐高压的双极型晶体管，如图9所示。这里示出一个npn双极型晶体管，器件的第一特征区含有一个p基区57，在基区之上的中心部分含有一个n⁺发射区56。在器件的第一特征区的顶部有发射极e联于n⁺发射区56。在基区57上，还有一个基极b与之相联接。该双极型晶体管的第二特征区是n⁺区58，其下有集电极c与之相联接。

图10示出利用本发明构成的一种n-vdmist。其中p⁺区29是它的源衬底区、n⁺区30是它的源区，绝缘体区32是它的栅绝缘区。其中(i+c)区38并不与n⁺漏区28直接接触，而是经过一个比n区43掺杂更重的n区45来接触。由于这个n区45的存在，vdmist在导通时靠近n⁺漏区28的电阻会进一步减小。在漏极d与源极s间加反向电压时，图中44区及45区也有小部分电压降，但器件的耐压主要靠n区43及(i+c)区38，这里器件的第二特征区包括n区45及n⁺漏区28。

图11示出利用本发明的图5d结构作耐压层的n-vdmist的另一种元胞的示意图。在这种元胞中，耐压区还包括p区37。

图12示出利用本发明所构成的一种igbt。它与图11的vdmist的主要区别是图11的第二特征区内的n⁺区28现在变成p⁺区36。

图13示出利用本发明构成的一种带有缓冲层(46区)的igbt。它与图12的主要区别是在器件的第二特征区内，除有p⁺区36外，还有在p⁺区36上的一个n型缓冲层46。此图中的区23可以是一个p⁺区，也可以是一个导体。

本发明的耐压层中的含导电颗粒的绝缘体，当然并非要求和半导体区有同样的深度。例如，图10中的(i+c)区38的最下部是一个比n⁺区28略高的n区45，但此绝缘体也可以深入到n⁺区28内部。

利用本发明当然也可用来制造晶闸管的耐压区，其中一个例子如图14所示，图中示出的是其含有pnpn层的一个元胞。器件的第一特征区包括p区53，及被该p区53所包围的n区52，n区52上有阴极k与之相联。在p区53的上有一个门极g，门极g通过导体与含导电颗粒的绝缘体的顶部相连。该晶闸管的器件的第二特征区包括n区55及p⁺区54。在p⁺区54底部有阳极a与之相联。

不难理解，本发明还可用于许许多多其它高压器件中，例如可用于光控晶闸管(lct)，门极关断晶闸管(gto)，mos控制晶闸管(mct)，结型场效应晶体管(jfet)，静电感应晶体管(sit)，等等，等等。

图15示出一个制造像图10那样的vdmist的方法。首先，在衬底n⁺区28上长有外延层n区27。其次，用通常制造vdmis的方法做出p⁺源衬底区29及n⁺源区30，以及栅绝缘层32，结果如图15a所示。采用掩膜掩蔽需要不被刻槽的地方，然后用化学腐蚀的方法或等离子刻蚀的方法刻出深槽，即图15b的两n区27间的凹处。然后将硅片放在真空的器皿中抽空。抽空之后立即以含导电颗粒的胶体覆盖。由于槽内是真空，因此会把该种胶体吸入。把含有导电颗粒的胶体表面平整化以后，形成图15c的结构。最后是将上、下两表面形成电极d、s、g，结果如图15d所示。

本发明的耐压区不仅可以用于各种器件的工作区，也可以作为各种器件的结边缘技术。图16a示出了一个p-n结二极管的最边缘的元胞用含导电颗粒的绝缘体的一个例子。其中图的左边连接到器件的工作区，右边是含导电颗粒的区域。此区域只要有一定的宽度，上面有与p区50相同的p区，或有与p区50相联的导体，如图16b所示，即可作为该二极管的结边缘。

图16c示出另一个利用导电颗粒的绝缘体作为结边缘技术的例子。在这里，含导电颗粒的绝缘体38之上不一定要有导体覆盖，而它本身覆盖了相当一部分的p区50。

显然，上述各例中所有的n型区与所有的p型区均可对换，对换后成为一种相反导电类型的器件。

显然，对于熟悉本领域的技术人员而言，还可以在本发明的思想下，作出其它许多应用例子而不超过本发明的权利要求。

因此，本发明中的半导体器件已被详细描述。为了防止模糊本发明的思想，一些众所周知的细节并没有在此描述。从上面的描述中可知，本领域的技术人员可以充分理解如何实现本发明所公开的技术方案。

尽管本发明的一些具体实施例已被呈现在详细的例子中，但应指出，对于本领域的技术人员，上述实施例仅意在阐明本发明，而不是限制本发明的范围。同时，对于本领域的技术人员，上述实施例可以容易被修改而不脱离本发明的思想和范围。本发明的范围由所附权利要求限定。